公开(公告)号：CN116561054A

公开(公告)日：2023-08-08

申请号：CN202310506445.6

申请日：2023-05-06

Applicant: 杭州电子科技大学

Inventor： 黄继业 ,  沈祖翔 ,  刘鑫 ,  董哲康 ,  高明裕 ,  杨宇翔

IPC: G06F15/78 ,  G06F13/40 ,  G06F12/02

Abstract: 本发明公开了一种基于FPGA的多路数据低延迟DDR片外访存方法，包括以下步骤：S1、写信号有效时根据地址片轮转调度方法选择写入地址和读出地址；S2、通过握手型异步FIFO对数据进行跨时钟域处理，拼接数据使得位宽符合DDR最大缓存标准；S3、通过写仲裁将各个通道数据写入地址调度选择的DDR地址空间；S4、读信号有效时更新读出地址为地址调度选择的读出地址；S5、通过读仲裁从地址调度选择的读出地址读出数据；S6、通过握手型异步FIFO对数据进行跨时钟域处理，并将缓存数据分解为符合数据接收端位宽的数据。该方法通过仲裁实现多路数据协同访存DDR，避免读写冲突导致的竞争，从而提高访存效率。

公开(公告)号：CN118113971A

公开(公告)日：2024-05-31

申请号：CN202410396561.1

申请日：2024-04-03

Applicant: 杭州电子科技大学

Inventor： 黄继业 ,  沈祖翔 ,  唐雷 ,  黄汐威 ,  杨宇翔 ,  何志伟

IPC: G06F17/15

Abstract: 本发明公开了一种基于FPGA的深度可分离卷积硬件加速方法，包括以下步骤：S1、对1*1逐点卷积权重进行位置重排；S2、对3*3逐通道卷积的权重进行増填补齐操作；S3、3*3逐通道卷积从DDR中读取权重进行卷积计算；S4、1*1逐点卷积从DDR中读取第一部分权重进行卷积计算，第二部分结果累加在第一部分结果上，直至所有输出权重读取计算完成；该方法通过对网络权重进行重排，融合逐通道卷积与逐点卷积，避免因计算顺序相反而无法进行数据互通，同时累加操作是复用偏置计算的硬件资源，进一步节约资源。