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公开(公告)号：CN119358505A
公开(公告)日：2025-01-24
申请号：CN202411400295.1
申请日：2024-10-09
Applicant: 杭州电子科技大学
IPC: G06F30/396
Abstract: 本发明公开了基于RISC‑V架构利用有用偏差的新型时钟树自适应优化方法，在S1，布图；S2，布局；S3，时钟树综合后，进行S10，寄存器到寄存器之间的时序路径优化；在S4，布线后，进行S20，寄存器到存储器之间的时序路径优化。本发明通过自适应迭代，不需要繁琐的算法，解决了EDA工具本身auto useful skew的不足，而且最大限度地修复了时序问题，同时采用合并延迟单元的方法，实现了芯片设计的高性能和低功耗的双赢效果。
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