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公开(公告)号：CN119691735A
公开(公告)日：2025-03-25
申请号：CN202411757407.9
申请日：2024-12-03
Applicant: 暨南大学
Abstract: 本发明公开了一种面向RISC‑V的硬件木马检测恢复方法、装置、介质与处理器，属于硬件安全技术领域，包括：在RISC‑V处理器执行输入指令，对写入到通用目的寄存器组的信息进行备份，获得备份信息；构建流水线架构，对一条或多条检测通路进行硬件木马检测，获得各条检测通路的木马检测结果；当任一条检测通路中存在硬件木马攻击时，暂停流水线架构操作，并对所有寄存数据进行重置；从备份信息中取回被硬件木马所篡改的原信息，并写回至通用目的寄存器组中的对应位置；利用流水线架构重新进行取指、译码和执行操作，利用写回信息将RISC‑V处理器恢复到正常状态。本发明提出的检测恢复结构，速度更快，功耗更低。
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公开(公告)号：CN119557884A
公开(公告)日：2025-03-04
申请号：CN202510126306.X
申请日：2025-01-27
Applicant: 暨南大学
Abstract: 本发明公开了一种基于轻量级神经网络的硬件木马检测与恢复系统，包括RISC‑V处理器，硬件木马检测装置以及恢复装置；RISC‑V处理器包括：取指单元、译码单元、执行单元、通用目的寄存器组；取指单元、译码单元和执行单元构成三级流水线架构；硬件木马检测装置用于记录每条RISC‑V指令在RISC‑V处理器上的执行路径和时序特征，并基于时序特征利用构建的轻量级神经网络对相应的执行路径进行硬件木马检测；恢复装置用于对通用目的寄存器组的存储信息进行实时备份，并在检测出硬件木马时，将RISC‑V处理器恢复至正常状态。本发明提出的硬件木马检测与恢复系统，可靠性与灵活性更高，速度更快，功耗更低。
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公开(公告)号：CN115457363B
公开(公告)日：2023-08-04
申请号：CN202210957661.8
申请日：2022-08-10
Applicant: 暨南大学
Abstract: 本发明涉及机器视觉技术领域，提出一种图像目标检测方法及系统，包括以下步骤：构建用于图像目标检测的第一网络模型、第二网络模型和第三网络模型；其中，第一网络模型、第二网络模型和第三网络模型中包括特征提取模块、特征融合模块和输出模块；其中，第一网络模型中的特征提取模块经过网络压缩得到，第二网络模型中的特征提取模块引入瓶颈结构，第三网络模型中的特征提取模块和特征融合模块采用FPN结构；根据第一网络模型、第二网络模型和第三网络模型分别生成相应的IP核，然后将IP核经过设计后搭载在硬件系统上；获取待检测的图像并对其进行预处理，根据图像的规格调用硬件系统上适配的IP核执行图像目标检测，输出得到目标检测结果。
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公开(公告)号：CN111107359A
公开(公告)日：2020-05-05
申请号：CN201911294238.9
申请日：2019-12-16
Applicant: 暨南大学
IPC: H04N19/122 , H04N19/147 , H04N19/96
Abstract: 本发明公开了一种适用于HEVC标准的帧内预测编码单元划分方法，该方法的步骤为：从数据库中提取编码单元的训练样本；根据编码深度及训练样本训练出RBF-SVM和Linear-SVM决策模型；将训练后的决策模型移植到原始HM参考模型中；对于编码深度为0的帧内预测过程，运用RBF-SVM进行划分决策；在编码深度为1的编码单元首先运用RBF-SVM进行划分决策；在编码深度为2的编码单元采用级联SVM进行划分决策；在编码深度为3的编码单元执行原始帧内预测过程；结束当前编码树单元的帧内编码过程，遍历下一个编码树单元，输出帧内预测编码单元划分结果。本发明针对CU提前划分方式进行优化，提前判断划分，从而提高了编码速度，通过不同的纹理特征得到更好的预测效果。
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公开(公告)号：CN110139112A
公开(公告)日：2019-08-16
申请号：CN201910352686.3
申请日：2019-04-29
Applicant: 暨南大学
IPC: H04N19/85 , H04N19/154 , H04N19/625 , H04N19/80
Abstract: 本发明属于视频编码技术领域，涉及一种基于JND模型的视频编码方法，包括：建立像素域JND模型；建立改进的DCT域JND模型，引入一个更符合人眼特性的时空域CSF函数；利用像素域JND模型对原始视频预处理，去除视频中的视觉冗余；使用改进的DCT域JND模型对变换不跳过模式进行处理，去除人眼无法感知的失真；对预测残差很小的变换跳过模式，则使用计算简单的亮度掩盖模型以降低计算复杂度。本发明采用像素域JND模型对视频进行预处理，能去除人眼视觉冗余，计算简单方便；采用改进的DCT域JND模型，使得处理结果更贴切人眼；针对不同模式使用不同的模型，能进一步去除视频编码过程中的感知冗余，大大提升视频编码效率。
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Patent Agency Ranking
公开(公告)号：CN105680947B
公开(公告)日：2018-01-19
申请号：CN201511024487.8
申请日：2015-12-29
Applicant: 暨南大学
IPC: H04B10/2507 , H04B10/50
Abstract: 本发明公开了一种可滤除毛刺的串行数据接收方法，接收方对信号采样接收时，将数据存入到3比特位的先入先出队列中，在接收方接收高电平情况下，通过检测001来判断高电平是否跳变为低电平，在检测到001之前对高电平比特数进行计数，当某采样时刻检测到001时，则判定高电平跳变为低电平，输出高电平计数结果；在接收方接收低电平情况下，通过检测110来判断低电平是否跳变为高电平，在检测到110之前对低电平比特数进行计数，当某采样时刻检测到110时，则判定低电平跳变为高电平，输出低电平计数结果。最后根据接收方接收到的各段高电平/低电平比特数还原出原始数据。本发明在滤除毛刺的同时完成数据接收，提高了传输的正确性。
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公开(公告)号：CN103488462B
公开(公告)日：2016-04-13
申请号：CN201310404966.7
申请日：2013-09-06
Applicant: 暨南大学
IPC: G06F9/38
Abstract: 本发明公开了一种改进型8051IP核，包括ROM模块、译码模块、控制模块、运算模块、RAM模块，相较于现有技术，其具有以下创新：(1)将传统的8051的机器周期改为时钟周期。(2)运算模块使用单周期除法器和单周期乘法器。(3)采用4级流水线技术。(4)将程序存储器ROM位宽由8位扩展为24位。本发明采用全新的24指令位宽架构，可以一次从程序存储器中读出3个字节，从而将标准8051复杂指令集变为精简指令集。同时采用四级流水线技术，提高了指令执行效率。非跳转指令可以在一个时钟周期内完成，跳转指令可以在2个时钟周期完成。单周期乘法器，单周期除法器，与标准8051相比速度提升了48倍。同时占用较少的逻辑资源。根据Dhrystone2.1测试，是传统8051的执行速度的14倍。
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公开(公告)号：CN104714920A
公开(公告)日：2015-06-17
申请号：CN201510080088.7
申请日：2015-02-13
Applicant: 暨南大学
IPC: G06F13/42
Abstract: 本发明公开了一种自适应波特率的信号接收方法，步骤：S1、建立接收方接收的每段高/低电平信号获得脉冲个数与发送方的发送波特率关系表；S2、发送方发送数据；S3、接收方接收信号，获取每段持续时间内高/低电平的脉冲个数；同时对接收到的数据帧长度进行计数；S4、对脉冲个数进行近似处理，查表得到对应发送方的发送波特率可能值的最小值，对所有的最小值进行比较并保留最大值为暂时发送波特率；S5、根据发送波特率和发送方的数据帧格式，确定接收方接收数据帧的总长度；S6、判断接收到数据帧的长度是否达到总长度，若是，接收完成，将S4中的最大值作为发送波特率，对之前获取的各个脉冲个数进行计算，得到发送方的数据帧；否则返回S3。
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公开(公告)号：CN102572441A
公开(公告)日：2012-07-11
申请号：CN201210069662.5
申请日：2012-03-15
Applicant: 暨南大学
Abstract: 本发明公开了一种基于变换域和像素域的H.264到AVS帧内转码方法，包括以下步骤：(1)将H.264视频码流解码到H.264变换域，获得变换域系数；(2)对于亮度系数，如果帧内亮度预测模式小于3，则选择H.264变换域转码，否则选择AVS像素域转码；对于色度系数，如果帧内色度预测模式小于3，则选择H.264变换域转码，否则选择AVS像素域转码；(3)H.264变换域转码和AVS像素域转码获得的量化系数经同一个熵编码器进行熵编码获得AVS码流。本发明运算量少，较大地降低了传统的完全像素域转码的计算复杂度，且又避免了完全变换域转码所额外增加的计算复杂度。
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公开(公告)号：CN119718430A
公开(公告)日：2025-03-28
申请号：CN202411781910.8
申请日：2024-12-05
Applicant: 暨南大学
IPC: G06F9/38
Abstract: 本发明公开了一种低功耗单发射乱序执行RISC‑V处理器，包括七级流水线架构，依次分别为：取指单元、指令缓冲单元、译码单元、单指令发射的发射单元、物理寄存器堆、并行乱序计算的执行单元以及退休单元，所述取指单元作为RISC‑V处理器前端；所述译码单元、所述发射单元、所述物理寄存器堆、所述执行单元和所述退休单元所构成的五级流水线架构作为RISC‑V处理器后端；通过上述技术方案，本发明提供了一种在性能与功耗上更为均衡的微架构，来提高处理器内核在高计算需求和功耗敏感场景中的适用性。
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