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公开(公告)号：CN110277986A
公开(公告)日：2019-09-24
申请号：CN201910173172.1
申请日：2019-03-07
申请人： 意法半导体股份有限公司
IPC分类号： H03K19/0185 , H03K19/20 , G11C16/06 , G11C16/20
摘要： 本公开涉及具有两域电平移位能力的电平移位器电路。例如，一种电平移位器电路，其被配置为移位在第一电压范围内切换的输入信号以相应地生成在高于第一电压范围的第二电压范围内切换的第一输出信号。该电平移位器电路包括锁存核心，其具有：锁存输入和输出端子；电源线，被配置为由电源电压供电；以及参考线，被配置为耦合至参考电压。电容耦合元件耦合至锁存核心的锁存输入和输出端子。驱动级被配置为利用基于输入信号生成的偏置信号来偏置电容耦合元件。去耦级被配置为通过电容耦合元件由驱动级驱动，以在输入信号的切换期间使电源线与电源电压去耦以及使参考线与参考电压去耦。
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公开(公告)号：CN107180652B
公开(公告)日：2021-04-27
申请号：CN201610862920.3
申请日：2016-09-28
申请人： 意法半导体股份有限公司
IPC分类号： G11C16/26
摘要： 一种用于读取非易失性存储器器件的存储器单元的电路，设置有存储器阵列，其中单元以字线和位线被布置，在其之中的是与存储器单元关联的第一位线以及第二位线，具有：与第一位线关联的第一电路分支和与第二位线关联的第二电路分支，每个具有第一分压电容器耦接到其的局部节点，以及第二分压电容器耦接到其的全局节点；解码器级，用于将局部节点耦接至第一或第二位线并且耦接全局节点至局部节点；以及差分比较器级，其具有能够耦接到第一电路分支或第二电路分支的全局节点的输入，并且供应指示所存储的数据的输出信号；耦接级，用于耦接第一和第二电路分支的全局节点；以及控制单元，用于控制解码器级、耦接级、和差分比较器级以用于生成输出信号。
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公开(公告)号：CN107180652A
公开(公告)日：2017-09-19
申请号：CN201610862920.3
申请日：2016-09-28
申请人： 意法半导体股份有限公司
IPC分类号： G11C16/26
CPC分类号： G11C16/26 , G11C7/12 , G11C7/18 , G11C16/0408 , G11C16/08 , G11C16/24 , G11C16/28 , G11C2207/002 , G11C2207/12
摘要： 一种用于读取非易失性存储器器件的存储器单元的电路，设置有存储器阵列，其中单元以字线和位线被布置，在其之中的是与存储器单元关联的第一位线以及第二位线，具有：与第一位线关联的第一电路分支和与第二位线关联的第二电路分支，每个具有第一分压电容器耦接到其的局部节点，以及第二分压电容器耦接到其的全局节点；解码器级，用于将局部节点耦接至第一或第二位线并且耦接全局节点至局部节点；以及差分比较器级，其具有能够耦接到第一电路分支或第二电路分支的全局节点的输入，并且供应指示所存储的数据的输出信号；耦接级，用于耦接第一和第二电路分支的全局节点；以及控制单元，用于控制解码器级、耦接级、和差分比较器级以用于生成输出信号。
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公开(公告)号：CN209488552U
公开(公告)日：2019-10-11
申请号：CN201920289758.X
申请日：2019-03-07
申请人： 意法半导体股份有限公司
IPC分类号： H03K19/0185 , H03K19/20 , G11C16/06 , G11C16/20
摘要： 本公开涉及具有两域电平移位能力的电平移位器电路与存储设备。例如，一种电平移位器电路，其被配置为移位在第一电压范围内切换的输入信号以相应地生成在高于第一电压范围的第二电压范围内切换的第一输出信号。该电平移位器电路包括锁存核心，其具有：锁存输入和输出端子；电源线，被配置为由电源电压供电；以及参考线，被配置为耦合至参考电压。电容耦合元件耦合至锁存核心的锁存输入和输出端子。驱动级被配置为利用基于输入信号生成的偏置信号来偏置电容耦合元件。去耦级被配置为通过电容耦合元件由驱动级驱动，以在输入信号的切换期间使电源线与电源电压去耦以及使参考线与参考电压去耦。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN206489880U
公开(公告)日：2017-09-12
申请号：CN201621091075.6
申请日：2016-09-28
申请人： 意法半导体股份有限公司
CPC分类号： G11C16/26 , G11C7/12 , G11C7/18 , G11C16/0408 , G11C16/08 , G11C16/24 , G11C16/28 , G11C2207/002 , G11C2207/12
摘要： 一种用于读取非易失性存储器器件的存储器单元的电路，设置有存储器阵列，其中单元以字线和位线被布置，在其之中的是与存储器单元关联的第一位线以及第二位线，具有：与第一位线关联的第一电路分支和与第二位线关联的第二电路分支，每个具有第一分压电容器耦接到其的局部节点，以及第二分压电容器耦接到其的全局节点；解码器级，用于将局部节点耦接至第一或第二位线并且耦接全局节点至局部节点；以及差分比较器级，其具有能够耦接到第一电路分支或第二电路分支的全局节点的输入，并且供应指示所存储的数据的输出信号；耦接级，用于耦接第一和第二电路分支的全局节点；以及控制单元，用于控制解码器级、耦接级、和差分比较器级以用于生成输出信号。
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