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公开(公告)号：CN107800410B
公开(公告)日：2021-07-20
申请号：CN201710735056.5
申请日：2017-08-24
Applicant: 意法半导体国际有限公司
IPC: H03K5/1254 , H03L7/181
Abstract: 一种锁相或锁频环电路，包括被配置用于生成其频率由振荡器控制信号设置的输出时钟信号的振荡器。调制器电路接收第一信号和第二信号并且被配置用于生成控制信号，该控制信号的值响应于该第一和第二信号而被调制。滤波器电路通过对该控制信号进行滤波而生成该振荡器控制信号。德尔塔‑西格玛调制器电路操作以响应于调制模式而对该第二信号进行调制。因此，该输出时钟信号为扩展频谱时钟信号。
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公开(公告)号：CN111478686A
公开(公告)日：2020-07-31
申请号：CN202010054725.4
申请日：2020-01-17
Applicant: 意法半导体国际有限公司
IPC: H03K5/24
Abstract: 本文描述了低功率晶体振荡器。利用振荡器生成时钟信号。振荡器电路内的晶体振荡器芯被导通，以产生相位大致相反的第一振荡信号和第二振荡信号。当第一振荡信号的电压和第二振荡信号的电压之间的差超过上阈值范围时，晶体振荡器芯被关断。当第一振荡信号的电压和第二振荡信号的电压之间的差下降到低于上阈值范围时，晶体振荡器芯被重新导通。该操作被重复以便产生时钟信号。
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公开(公告)号：CN107305782A
公开(公告)日：2017-10-31
申请号：CN201710250231.1
申请日：2017-04-17
Applicant: 意法半导体国际有限公司
IPC: G11C11/419 , G11C7/04
Abstract: 公开了用于静态随机存取存储器的温度补偿读取辅助电路。存储器电路包括：字线；存储器单元，这些存储器单元连接至该字线；以及字线驱动器电路，该字线驱动器电路包括p沟道上拉晶体管。该存储器电路进一步包括读取辅助电路，该读取辅助电路包括n沟道下拉晶体管和n沟道二极管接法晶体管，其中，该n沟道下拉晶体管具有连接在该字线与接地节点之间的源漏路径，该n沟道二极管接法晶体管具有连接在正电源节点与该n沟道下拉晶体管的栅极端子之间的源漏路径。该n沟道二极管接法晶体管被配置成用于向该n沟道下拉晶体管的该栅极端子施加偏置电压，该偏置电压对于相对较低的温度而言是相对较低的电压并且对于相对较高的温度而言是相对较高的电压。
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公开(公告)号：CN107305780A
公开(公告)日：2017-10-31
申请号：CN201710254245.0
申请日：2017-04-18
Applicant: 意法半导体国际有限公司
IPC: G11C7/08 , G11C11/413
CPC classification number: G11C7/12 , G11C7/062 , G11C7/08 , G11C7/14 , G11C7/227 , G11C11/419 , G11C11/413
Abstract: 本公开涉及用于利用可变定时生成感测放大器使能信号的电路。例如，一种感测放大器使能信号生成电路，包括耦合至存储器的虚拟位线的输入端。电压比较器电路将该虚拟位线上的电压与阈值电压进行比较并在该电压下降低于这个阈值电压时生成输出信号。多位计数器电路响应于该输出信号计数一个计数值。上拉电路响应于该输出信号对该虚拟位线上的该电压进行上拉。计数比较器电路将该计数值与计数阈值进行比较并在该计数值等于该计数阈值时生成感测放大器使能信号。
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公开(公告)号：CN115833753A
公开(公告)日：2023-03-21
申请号：CN202211136084.2
申请日：2022-09-19
Applicant: 意法半导体国际有限公司
Abstract: 本公开的各实施例涉及低功率晶体振荡器。一种具有高功率部分和低功率部分的低功率晶体振荡器电路。使用高功率部分使振荡初始化。一旦晶体处于稳定振荡下，电路就会切换到低功率部分并且继续长时间操作。
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Patent Agency Ranking
公开(公告)号：CN108206697B
公开(公告)日：2021-11-19
申请号：CN201711368800.9
申请日：2017-12-18
Applicant: 意法半导体国际有限公司
IPC: H03M1/12
Abstract: 本公开涉及具有动态元件匹配的模数转换器。例如，一种示例性ADC设备包括多个比较器元件，多个比较器元件中的每个比较器元件均具有连接至输入端口的第一输入，多个比较器元件中的每个比较器元件均具有连接至参考信号端口的第二输入端口。ADC设备还具有：开关矩阵，具有连接至多个比较器中的每个比较器的输出；以及多个锁存器，多个锁存器中的每个锁存器均具有连接至路由电路装置的输入。路由电路装置被配置为根据在一个或多个控制端口处接收的一个或多个信号将多个比较器中的每个比较器的输出连接至多个锁存器中的每个锁存器的输入。
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公开(公告)号：CN111816236A
公开(公告)日：2020-10-23
申请号：CN202010275738.4
申请日：2020-04-09
Applicant: 意法半导体国际有限公司
IPC: G11C11/417 , G11C11/412 , G11C5/14
Abstract: 本公开的实施例涉及减少保持泄漏的SRAM。存储器设备包括在虚拟电源和虚拟接地节点之间被供电的存储器阵列。伪存储器阵列在第一和第二节点之间被供电。虚拟电源发生电路根据第一控制电压在虚拟电源节点处生成虚拟电源电压。虚拟接地发生电路根据第二控制电压在虚拟接地节点处生成虚拟接地。耦合在第一节点和电源电压之间的第一控制电压发生电路随着跟踪存储器阵列的保持噪声容限(RNM)而生成第一控制电压，第一控制电压随着RNM的减小而下降。耦合在第二节点和接地之间的第二控制电压发生电路随着跟踪存储器阵列的RNM而生成第二控制电压，第二控制电压随着RNM的减小而上升。
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公开(公告)号：CN110875074A
公开(公告)日：2020-03-10
申请号：CN201910828428.8
申请日：2019-09-03
Applicant: 意法半导体国际有限公司
IPC: G11C11/418 , G11C11/419
Abstract: 本公开的各实施例涉及提高低电源电压环境下SRAM稳定性的字线欠驱动的脉冲应用。耦合到存储器单元的字线与在存储器单元处执行读/写操作相关地被选择。在所选择的字线上断言字线信号。字线信号的断言具有前沿和后沿，并且在前沿和后沿之间具有一系列字线欠驱动脉冲。每个字线欠驱动脉冲使字线电压从第一电压水平下降到第二电压水平，然后从第二电压水平上升到第一电压水平。第一和第二电压水平都大于存储器单元的地电压。
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公开(公告)号：CN108206697A
公开(公告)日：2018-06-26
申请号：CN201711368800.9
申请日：2017-12-18
Applicant: 意法半导体国际有限公司
IPC: H03M1/12
CPC classification number: H03M1/0665 , H03M3/464
Abstract: 本公开涉及具有动态元件匹配的模数转换器。例如，一种示例性ADC设备包括多个比较器元件，多个比较器元件中的每个比较器元件均具有连接至输入端口的第一输入，多个比较器元件中的每个比较器元件均具有连接至参考信号端口的第二输入端口。ADC设备还具有：开关矩阵，具有连接至多个比较器中的每个比较器的输出；以及多个锁存器，多个锁存器中的每个锁存器均具有连接至路由电路装置的输入。路由电路装置被配置为根据在一个或多个控制端口处接收的一个或多个信号将多个比较器中的每个比较器的输出连接至多个锁存器中的每个锁存器的输入。
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公开(公告)号：CN107800410A
公开(公告)日：2018-03-13
申请号：CN201710735056.5
申请日：2017-08-24
Applicant: 意法半导体国际有限公司
IPC: H03K5/1254 , H03L7/181
CPC classification number: H03L7/093 , H03C3/095 , H03L7/0891 , H03L7/099 , H03L7/1976 , H04B1/69 , H03K5/1254 , H03L7/181
Abstract: 一种锁相或锁频环电路，包括被配置用于生成其频率由振荡器控制信号设置的输出时钟信号的振荡器。调制器电路接收第一信号和第二信号并且被配置用于生成控制信号，该控制信号的值响应于该第一和第二信号而被调制。滤波器电路通过对该控制信号进行滤波而生成该振荡器控制信号。德尔塔-西格玛调制器电路操作以响应于调制模式而对该第二信号进行调制。因此，该输出时钟信号为扩展频谱时钟信号。
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