公开(公告)号：CN110402189B

公开(公告)日：2023-04-21

申请号：CN201780087363.5

申请日：2017-12-22

Applicant: 德克萨斯大学系统董事会

Inventor： 希德加塔·V·斯林瓦森 ,  帕拉斯·阿杰伊 ,  阿西姆·赛亚尔 ,  马克·麦克德莫特 ,  希拉旺·辛格尔 ,  奥瓦迪亚·阿贝 ,  劳伦斯·邓恩 ,  维普尔·戈亚尔 ,  迈克尔·卡利南

IPC: B25J13/00

Abstract: 一种组装异构组件的方法。组装制程包括使用基于真空的拾取机构结合亚纳米精度的莫尔对准技术，从而实现原料的高度精确的并行组装。

公开(公告)号：CN110402189A

公开(公告)日：2019-11-01

申请号：CN201780087363.5

申请日：2017-12-22

Applicant: 德克萨斯大学系统董事会

Inventor： 希德加塔·V·斯林瓦森 ,  帕拉斯·阿杰伊 ,  阿西姆·赛亚尔 ,  马克·麦克德莫特 ,  希拉旺·辛格尔 ,  奥瓦迪亚·阿贝 ,  劳伦斯·邓恩 ,  维普尔·戈亚尔 ,  迈克尔·卡利南

IPC: B25J13/00

Abstract: 一种组装异构组件的方法。组装制程包括使用基于真空的拾取机构结合亚纳米精度的莫尔对准技术，从而实现原料的高度精确的并行组装。

公开(公告)号：CN112970107A

公开(公告)日：2021-06-15

申请号：CN201980073188.3

申请日：2019-09-06

Applicant: 德克萨斯大学系统董事会

Inventor： 希德加塔·V·斯林瓦森 ,  帕拉斯·阿杰伊 ,  阿西姆·赛亚尔 ,  马克·麦克德莫特 ,  杰迪普·库尔卡尼

IPC: H01L25/00 ,  H01L21/301 ,  H01L21/98 ,  H01L25/07 ,  H01L25/18

Abstract: 本技术的多个实施例提供了超高密度异质集成，其通过纳米精度的取放组装实现。例如，一些实施例提供了使用预制块(PFB)的模块化组装技术的集成。这些PFB可在一个或多个源晶圆上制造。然后，可以采用取放技术将PFB选择性地布置在目标晶圆上，从而可以高效制造纳米级对准的3D堆叠集成电路(N3‑SI)和微米级模块化组装式ASIC(M2A2)。一些实施例包括采用取放组装来构建尺寸任意大于标准光刻场尺寸26×33mm的构造半导体器件的系统和技术。

公开(公告)号：CN111758156A

公开(公告)日：2020-10-09

申请号：CN201880090163.X

申请日：2018-12-21

Applicant: 德克萨斯大学系统董事会

Inventor： 希德加塔·V·斯林瓦森 ,  帕拉斯·阿杰伊 ,  阿西姆·赛亚尔 ,  奥瓦迪亚·阿贝 ,  马克·麦克德莫特 ,  杰迪普·库尔卡尼 ,  希拉旺·辛格尔

IPC: H01L23/525 ,  H01L23/538

Abstract: 一种用于制造三维(3D)堆叠式集成电路的方法。利用取放策略将源晶圆与利用标准二维(2D)半导体制造技术制造的器件层堆叠在一起。源晶圆可以以顺序或平行的方式堆叠。该堆叠可以以面对面、面对背、背对面或背对背的方式进行。可使用硅通孔(TSV)来连接以面对面、背对面或背对背的方式堆叠的源晶圆。或者，可使用层间通孔(ILV)来连接以面对面方式堆叠的源晶圆。