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公开(公告)号：CN113193950B
公开(公告)日：2021-12-10
申请号：CN202110744233.2
申请日：2021-07-01
申请人： 广东省新一代通信与网络创新研究院
IPC分类号： H04L9/06
摘要： 本发明公开了数据加密方法、数据解密方法及存储介质，该数据加密方法包括：在接收到明文数据后，将所述明文数据拆分为预设数量的明文字符串；采用预设的加密密钥序列分别对每个所述明文字符串进行预设次数的循环加密，以得到每个所述明文字符串对应的密文字符串；将所述密文字符串进行合并，以得到密文数据，解决了现有技术中无法在同一个协处理器中执行不同等级的加解密算法的问题，使协处理器实现在不同场景下功耗与性能的平衡。
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公开(公告)号：CN114116010A
公开(公告)日：2022-03-01
申请号：CN202210096815.9
申请日：2022-01-27
申请人： 广东省新一代通信与网络创新研究院
摘要： 本公开提供了针对循环体的体系结构优化方法及装置，该方法包括：判断当前指令是否为短循环体指令，若是，则将当前指令缓存在短循环体缓存中；对当前指令的PC值进行查表，若表中存在有效的记录相匹配，则确定当前指令为控制循环体的条件分支指令，从表中相应的jump_pc处开始预取后续指令。本公开提供的针对循环体的体系结构优化方法及装置，能够更低功耗且更高效快速地取出短循环体分支指令，降低了流水线中空泡的概率，从而尽可能地避免了流水线因为取指慢而造成的内核性能低的问题；实现了更准确的循环体预测，并且能够快速检测循环体控制用的条件分支指令，减少了流水线冲刷的频率，提高了处理器的性能。
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公开(公告)号：CN114116016B
公开(公告)日：2022-04-22
申请号：CN202210096798.9
申请日：2022-01-27
申请人： 广东省新一代通信与网络创新研究院
IPC分类号： G06F9/38
摘要： 本公开提供了基于处理器的指令预取方法及装置，该方法包括：将第一PC经过两级分支预测后，将预测结果保存在分支预测输出队列中；当探测到高速指令缓存缺失时；高速指令缓存向下一级缓存发出读请求，在下一级缓存响应之前，执行标签探测和提前译码。本公开提供的基于处理器的指令预取方法及装置，只预取确定在高速指令缓存中缺失的指令，避免无效预取造成的带宽和存储资源的浪费，在高速指令缓存缺失时，降低由于高速指令缓存缺失产生的负面影响；通过提前译码，获取分支信息，并与分支预测的预测结果进行比对，若预测结果有误可以提前进行重定向，避免分支预测前向覆盖带来的惩罚；同时可以充分地利用高速指令缓存缺失的时间探测更多PC。
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公开(公告)号：CN114116016A
公开(公告)日：2022-03-01
申请号：CN202210096798.9
申请日：2022-01-27
申请人： 广东省新一代通信与网络创新研究院
IPC分类号： G06F9/38
摘要： 本公开提供了指令预取方法及装置，该方法包括：将第一PC经过两级分支预测后，将预测结果保存在分支预测输出队列中；当探测到高速指令缓存缺失时；高速指令缓存向下一级缓存发出读请求，在下一级缓存响应之前，执行标签探测和提前译码。本公开提供的指令预取方法及装置，只预取确定在高速指令缓存中缺失的指令，避免无效预取造成的带宽和存储资源的浪费，在高速指令缓存缺失时，降低由于高速指令缓存缺失产生的负面影响；通过提前译码，获取分支信息，并与分支预测的预测结果进行比对，若预测结果有误可以提前进行重定向，避免分支预测前向覆盖带来的惩罚；同时可以充分地利用高速指令缓存缺失的时间探测更多PC。
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公开(公告)号：CN114116010B
公开(公告)日：2022-05-03
申请号：CN202210096815.9
申请日：2022-01-27
申请人： 广东省新一代通信与网络创新研究院
摘要： 本公开提供了一种针对处理器循环体的体系结构优化方法及装置，该方法包括：判断当前指令是否为短循环体指令，若是，则将当前指令缓存在短循环体缓存中；对当前指令的PC值进行查表，若表中存在有效的记录相匹配，则确定当前指令为控制循环体的条件分支指令，从表中相应的jump_pc处开始预取后续指令。本公开提供的一种针对处理器循环体的体系结构优化方法及装置，能够更低功耗且更高效快速地取出短循环体分支指令，降低了流水线中空泡的概率，从而尽可能地避免了流水线因为取指慢而造成的内核性能低的问题；实现了更准确的循环体预测，并且能够快速检测循环体控制用的条件分支指令，减少了流水线冲刷的频率，提高了处理器的性能。
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公开(公告)号：CN113867682B
公开(公告)日：2022-02-22
申请号：CN202111473279.1
申请日：2021-12-06
申请人： 广东省新一代通信与网络创新研究院
摘要： 本发明公开了一种用于实现浮点数乱序转换的协处理器，协处理器包括：输入译码模块，用于获取浮点数操作指令，对所述浮点数操作指令进行译码生成浮点数信息和用于标记当前正在执行指令的指令令牌，根据所述浮点数信息匹配相应的功能子模块并将所述指令令牌传输至下述指令调度模块；多个功能子模块，用于根据所述浮点数信息乱序执行浮点数转换的操作生成浮点数转换结果；指令调度模块，用于存储所述输入译码模块发送的指令令牌线程顺序；输出译码模块，用于根据所述指令令牌线程顺序将所述浮点数转换结果输出。由此，能够加快浮点转换转换处理速度，解决因协处理器乱序执行而造成的协处理器与通用处理器之间数据搬移不同步的问题。
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公开(公告)号：CN113867682A
公开(公告)日：2021-12-31
申请号：CN202111473279.1
申请日：2021-12-06
申请人： 广东省新一代通信与网络创新研究院
摘要： 本发明公开了一种用于实现浮点数乱序转换的协处理器，协处理器包括：输入译码模块，用于获取浮点数操作指令，对所述浮点数操作指令进行译码生成浮点数信息和用于标记当前正在执行指令的指令令牌，根据所述浮点数信息匹配相应的功能子模块并将所述指令令牌传输至下述指令调度模块；多个功能子模块，用于根据所述浮点数信息乱序执行浮点数转换的操作生成浮点数转换结果；指令调度模块，用于存储所述输入译码模块发送的指令令牌线程顺序；输出译码模块，用于根据所述指令令牌线程顺序将所述浮点数转换结果输出。由此，能够加快浮点转换转换处理速度，解决因协处理器乱序执行而造成的协处理器与通用处理器之间数据搬移不同步的问题。
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公开(公告)号：CN113193950A
公开(公告)日：2021-07-30
申请号：CN202110744233.2
申请日：2021-07-01
申请人： 广东省新一代通信与网络创新研究院
IPC分类号： H04L9/06
摘要： 本发明公开了数据加密方法、数据解密方法及存储介质，该数据加密方法包括：在接收到明文数据后，将所述明文数据拆分为预设数量的明文字符串；采用预设的加密密钥序列分别对每个所述明文字符串进行预设次数的循环加密，以得到每个所述明文字符串对应的密文字符串；将所述密文字符串进行合并，以得到密文数据，解决了现有技术中无法在同一个协处理器中执行不同等级的加解密算法的问题，使协处理器实现在不同场景下功耗与性能的平衡。
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