公开(公告)号：CN115113935A

公开(公告)日：2022-09-27

申请号：CN202210147903.7

申请日：2022-02-17

Applicant: 富士通株式会社 ,  大学共同利用机关法人信息与系统研究机构

Inventor： 五岛正裕 ,  葛毅

IPC: G06F9/35 ,  G06F9/38

Abstract: 一种操作处理装置，包括：一个或更多个通道，所述一个或更多个通道中的每个通道每周期处理指令的至多一个元素操作；以及元素操作发出单元，该元素操作发出单元向一个或更多个通道发出元素操作，其中，操作处理装置的整体被包括多个条目的缓冲器分成多个区段，区段中的不能继续元素操作的处理的零个或更多个区段停止该处理，并且剩余区段各自通过将进行至下游区段的元素操作存储至紧接的下游缓冲器中来继续元素操作的处理。

公开(公告)号：CN116126216A

公开(公告)日：2023-05-16

申请号：CN202211109194.X

申请日：2022-09-13

Applicant: 富士通株式会社 ,  大学共同利用机关法人信息与系统研究机构

Inventor： 一场利幸 ,  五岛正裕

IPC: G06F3/06 ,  G06F9/30

Abstract: 一种处理器包括：发出单元，该发出单元用于向存储装置发出读取访问请求；缓存，该缓存包括存储体，该存储体能够保存从读取自存储装置的数据划分的第一数据；交换机，该交换机将发出单元和存储体互连；以及数据分布单元，该数据分布单元设置在发出单元与交换机之间。在从发出单元发出的读取访问请求的读取目标数据中的每一个是包括在第一数据中的第二数据之一的情况下，交换机将读取访问请求之一输出至作为读取目标的存储体，并且从存储体读取的第一数据被输出至数据分布单元。数据分布单元将从接收自交换机的第一数据划分的第二数据中的每一个并行输出至作为读取访问请求的发起者的发出单元。

公开(公告)号：CN115952112A

公开(公告)日：2023-04-11

申请号：CN202211084268.9

申请日：2022-09-06

Applicant: 富士通株式会社 ,  大学共同利用机关法人信息与系统研究机构

Inventor： 葛毅 ,  五岛正裕

IPC: G06F12/0893

Abstract: 涉及处理器和运算处理方法。处理器包括：请求发出单元，发出对存储装置的访问请求；数据阵列，包括保存子数据的存储体，子数据是从基于访问请求从存储装置读取的数据划分的；开关，将访问请求传送到存储体之一；第一确定单元和第二确定单元。第一确定单元在访问地址中包括的标签地址与同访问地址中包括的索引地址相对应地保存在第一确定单元中的标签地址相匹配时，确定缓存命中。第二确定单元在与访问地址中包括的第一标签地址相对应的标识信息和访问地址中包括的第二标签地址与保存在第二确定单元中的标识信息和第二标签地址相匹配时，确定缓存命中。缓存控制器基于第一确定单元或第二确定单元的确定结果来对数据阵列或存储装置进行访问。