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公开(公告)号：CN108432142B
公开(公告)日：2023-04-11
申请号：CN201780005126.X
申请日：2017-04-12
Applicant: 密克罗奇普技术公司
Abstract: 本发明的实施例包含一种差分数字延迟线模/数转换器ADC，其包括包含串联耦合的延迟单元的差分数字延迟线，其中第一延迟线的延迟时间由所述ADC的第一输入控制，且第二延迟线的延迟时间由所述ADC的第二输入控制。所述ADC包含：一对旁通多路复用器，其耦合于所述串联耦合的延迟单元中的预定义节点位置处；锁存器，其各自与所述串联耦合的延迟单元耦合；转换器电路，其与所述多个锁存器耦合且经配置以将来自所述锁存器的数据转换成所述ADC的输出值；及逻辑电路，其经配置以取决于所述差分数字延迟线模/数转换器的选定分辨率而选择从所述串联耦合的延迟单元到所述锁存器的数据。
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Patent Agency Ranking
公开(公告)号：CN107430565A
公开(公告)日：2017-12-01
申请号：CN201680014273.9
申请日：2016-03-11
Applicant: 密克罗奇普技术公司
IPC: G06F13/16 , G06F13/364 , G06F13/42 , G06F15/78
CPC classification number: G06F13/4282 , G06F13/1673 , G06F13/364 , G06F13/385 , G06F15/7807 , Y02D10/12 , Y02D10/13 , Y02D10/14 , Y02D10/151
Abstract: 本发明揭示一种具有外壳的微控制器装置，其具有多个外部接脚，所述多个外部接脚具有多个输入/输出接脚；第一微控制器，所述第一微控制器具有第一中央处理单元CPU、与所述第一CPU相耦合的第一系统总线、与所述第一系统总线相耦合的第一存储器，及与所述第一系统总线相耦合的第一多个外围装置；第二微控制器，所述第二微控制器具有第二中央处理单元CPU、与所述第二CPU相耦合的第二系统总线、与所述第二系统总线相耦合的第二存储器，及与所述第二系统总线相耦合的第二多个外围装置；及垫所有权多路复用器单元，所述垫所有权多路复用器单元可控制以将所述输入/输出接脚的控制指派到所述第一微控制器或所述第二微控制器中的任一者，其中外部接脚的数目少于所述第一及第二微控制器的数据总线宽度的总和。
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公开(公告)号：CN107430565B
公开(公告)日：2021-03-23
申请号：CN201680014273.9
申请日：2016-03-11
Applicant: 密克罗奇普技术公司
IPC: G06F13/16 , G06F13/364 , G06F13/42 , G06F15/78
Abstract: 本发明揭示一种具有外壳的微控制器装置，其具有多个外部接脚，所述多个外部接脚具有多个输入/输出接脚；第一微控制器，所述第一微控制器具有第一中央处理单元CPU、与所述第一CPU相耦合的第一系统总线、与所述第一系统总线相耦合的第一存储器，及与所述第一系统总线相耦合的第一多个外围装置；第二微控制器，所述第二微控制器具有第二中央处理单元CPU、与所述第二CPU相耦合的第二系统总线、与所述第二系统总线相耦合的第二存储器，及与所述第二系统总线相耦合的第二多个外围装置；及垫所有权多路复用器单元，所述垫所有权多路复用器单元可控制以将所述输入/输出接脚的控制指派到所述第一微控制器或所述第二微控制器中的任一者，其中外部接脚的数目少于所述第一及第二微控制器的数据总线宽度的总和。
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公开(公告)号：CN107430564B
公开(公告)日：2020-09-15
申请号：CN201680013744.4
申请日：2016-03-11
Applicant: 密克罗奇普技术公司
Inventor： 布赖恩·克里斯 , 伊戈尔·沃耶沃达 , 迈克·卡瑟伍德 , 布赖恩·福尔 , 贾森·托尔夫森 , 吉姆·佩平 , 戴夫·米基 , 托马斯·斯波赫拉 , 亚历克斯·杜梅亚斯 , 克洛姆·威尔基 , 文森特·希尔德
IPC: G06F13/16 , G06F13/364 , G06F13/42 , G06F15/167
Abstract: 本发明揭示一种微控制器装置，其具有：外壳，其具有多个外部引脚；第一微控制器，其具有第一中央处理单元CPU、与所述第一CPU耦合的第一系统总线、与所述第一系统总线耦合的第一存储器及与所述第一系统总线耦合的第一多个外围装置；及第二微控制器，其具有第二中央处理单元CPU、与所述第二CPU耦合的第二系统总线、与所述第二系统总线耦合的第二存储器及与所述第二系统总线耦合的第二多个外围装置，其中第一微控制器及第二微控制器仅经由专用接口而通信。
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公开(公告)号：CN108432142A
公开(公告)日：2018-08-21
申请号：CN201780005126.X
申请日：2017-04-12
Applicant: 密克罗奇普技术公司
CPC classification number: H03M1/34 , H03K5/131 , H03K5/14 , H03K2005/00058 , H03M1/007 , H03M1/1009 , H03M1/1028 , H03M1/1057 , H03M1/1071 , H03M1/18 , H03M1/38 , H03M1/502
Abstract: 本发明的实施例包含一种差分数字延迟线模/数转换器ADC，其包括包含串联耦合的延迟单元的差分数字延迟线，其中第一延迟线的延迟时间由所述ADC的第一输入控制，且第二延迟线的延迟时间由所述ADC的第二输入控制。所述ADC包含：一对旁通多路复用器，其耦合于所述串联耦合的延迟单元中的预定义节点位置处；锁存器，其各自与所述串联耦合的延迟单元耦合；转换器电路，其与所述多个锁存器耦合且经配置以将来自所述锁存器的数据转换成所述ADC的输出值；及逻辑电路，其经配置以取决于所述差分数字延迟线模/数转换器的选定分辨率而选择从所述串联耦合的延迟单元到所述锁存器的数据。
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公开(公告)号：CN107430564A
公开(公告)日：2017-12-01
申请号：CN201680013744.4
申请日：2016-03-11
Applicant: 密克罗奇普技术公司
Inventor： 布赖恩·克里斯 , 伊戈尔·沃耶沃达 , 迈克·卡瑟伍德 , 布赖恩·福尔 , 贾森·托尔夫森 , 吉姆·佩平 , 戴夫·米基 , 托马斯·斯波赫拉 , 亚历克斯·杜梅亚斯 , 克洛姆·威尔基 , 文森特·希尔德
IPC: G06F13/16 , G06F13/364 , G06F13/42 , G06F15/167
Abstract: 本发明揭示一种微控制器装置，其具有：外壳，其具有多个外部引脚；第一微控制器，其具有第一中央处理单元CPU、与所述第一CPU耦合的第一系统总线、与所述第一系统总线耦合的第一存储器及与所述第一系统总线耦合的第一多个外围装置；及第二微控制器，其具有第二中央处理单元CPU、与所述第二CPU耦合的第二系统总线、与所述第二系统总线耦合的第二存储器及与所述第二系统总线耦合的第二多个外围装置，其中第一微控制器及第二微控制器仅经由专用接口而通信。
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