公开(公告)号：CN117608519B

公开(公告)日：2024-04-05

申请号：CN202410094858.2

申请日：2024-01-24

Applicant: 安徽大学 ,  合肥市微电子研究院有限公司

Inventor： 彭春雨 ,  王玲 ,  张蓓蓓 ,  朱志国 ,  赵强 ,  戴成虎 ,  卢文娟 ,  蔺智挺 ,  吴秀龙 ,  陈军宁

IPC: G06F7/487

Abstract: 本发明属于静态随机存储器领域，具体涉及一种基于10T‑SRAM的带符号乘法与乘累加运算电路及其芯片。基本电路由8个NMOS管和2个PMOS管构成。P0、P1和N0~N3构成实现数据存储功能的基本单元；其余构成计算单元。其中，N4和N6的栅极连接在存储节点Q上，N4与N5的漏极相连；N6与N7的漏极相连；N4的源极与位线BL相连；N6的源极连接位线BLB。N5、N7的源极接VSS。N5的栅极连接正相输入字线；N5的栅极连接负相输入字线。本发明方案提供独立的数据读通道实现读写分离，能够防止传统6T‑SRAM开启多行而引起的读破坏问题，并且可以同时支持带符号数和无符号数间的多比特乘法和乘累加运算。

公开(公告)号：CN117608519A

公开(公告)日：2024-02-27

申请号：CN202410094858.2

申请日：2024-01-24

Applicant: 安徽大学 ,  合肥市微电子研究院有限公司

Inventor： 彭春雨 ,  王玲 ,  张蓓蓓 ,  朱志国 ,  赵强 ,  戴成虎 ,  卢文娟 ,  蔺智挺 ,  吴秀龙 ,  陈军宁

IPC: G06F7/487

Abstract: 本发明属于静态随机存储器领域，具体涉及一种基于10T‑SRAM的带符号乘法与乘累加运算电路及其芯片。基本电路由8个NMOS管和2个PMOS管构成。P0、P1和N0~N3构成实现数据存储功能的基本单元；其余构成计算单元。其中，N4和N6的栅极连接在存储节点Q上，N4与N5的漏极相连；N6与N7的漏极相连；N4的源极与位线BL相连；N6的源极连接位线BLB。N5、N7的源极接VSS。N5的栅极连接正相输入字线；N5的栅极连接负相输入字线。本发明方案提供独立的数据读通道实现读写分离，能够防止传统6T‑SRAM开启多行而引起的读破坏问题，并且可以同时支持带符号数和无符号数间的多比特乘法和乘累加运算。

公开(公告)号：CN116129966A

公开(公告)日：2023-05-16

申请号：CN202211723241.X

申请日：2022-12-30

Applicant: 安徽大学

Inventor： 李鑫 ,  王玲 ,  施琦 ,  戴成虎 ,  彭春雨 ,  蔺智挺 ,  吴秀龙

IPC: G11C16/04 ,  H10B10/00 ,  G11C16/08 ,  G11C16/24

Abstract: 本发明涉及静态随机存储器技术领域，更具体的，涉及一种10T‑SRAM单元，基于该种10T‑SRAM单元的运算电路结构，以及基于该种运算电路结构构建的运算芯片。本发明的10T‑SRAM单元和传统的6T‑SRAM单元相比，增加了N4、N5和N6、N7组成的读写分离的两个通道，解决了6T‑SRAM结构存在的读破坏问题。本发明的10T‑SRAM单元同时相较于传统的8T‑SRAM单元，本10T‑SRAM单元能够组成阵列结构的运算电路，可通过能够配置字线RWLL、RWLR上施加的信号，实现同一列数据的同或累加/两行数据之间的逐位异或累加两种模式的切换，增加了本10T‑SRAM单元的利用率。