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公开(公告)号：CN105069067A
公开(公告)日：2015-11-18
申请号：CN201510456921.3
申请日：2015-07-30
Applicant: 复旦大学
IPC: G06F17/30
CPC classification number: Y02D10/45 , G06F17/30598
Abstract: 本发明属于算法并行领域，具体为一种改进的Canopy并行算法实现结构。本发明采用链式节点连接结构，当数据判断是该节点归属簇的强节点，则将该点归属化于这个簇，并处理下个数据；否则将数据传到下个节点并将其启动工作；重复上述工作直到所有数据都处理完毕。所述链式结构由平等分配工作的节点串联组成，并形成环形圈；每个节点不断扫描前面节点发来的消息，若有数据会寄存到数据缓冲区，等待处理；但数据缓冲区内数据已经处理完毕并且一定时间后仍然没有数据过来，该节点自动休眠，直到下个节点唤醒。各个簇的强聚类点都存储在各自节点下面，所有簇的弱聚类点集和中心点为全局可见。本发明可大大降低通信量和功耗，提高运行速度。
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公开(公告)号：CN104009823A
公开(公告)日：2014-08-27
申请号：CN201410237882.3
申请日：2014-06-02
Applicant: 复旦大学
Abstract: 本发明属于SerDes串行通信技术领域，具体为一种SerDes技术中的错位检测与纠错电路。本发明由发送端数字电路和接收端数字电路两大部分组成。在发送端，由发送端控制器启动校验码发生电路依次产生N位全“1”的同步信号和仅最高位为“0”的校验信号，上述信号被二选一MUX选通输出到模拟Serializer模块，再经过差分传输通道和Deserializer后送给接收端数字电路；在接收端，错位检测电路在检测判别接收数据有没有错位；纠错电路模块根据接收的校验码中“0”实际出现的位号将正确的数据位序恢复纠正并最终输出。本发明采用数字电路实现，具有可编程性以及逻辑简单、灵活性好等优点，与现行通用的基于硬件描述语言的数字集成电路设计流程兼容。
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公开(公告)号：CN104009823B
公开(公告)日：2017-07-07
申请号：CN201410237882.3
申请日：2014-06-02
Applicant: 复旦大学
Abstract: 本发明属于SerDes串行通信技术领域，具体为一种SerDes技术中的错位检测与纠错电路。本发明由发送端数字电路和接收端数字电路两大部分组成。在发送端，由发送端控制器启动校验码发生电路依次产生N位全“1”的同步信号和仅最高位为“0”的校验信号，上述信号被二选一MUX选通输出到模拟Serializer模块，再经过差分传输通道和Deserializer后送给接收端数字电路；在接收端，错位检测电路在检测判别接收数据有没有错位；纠错电路模块根据接收的校验码中“0”实际出现的位号将正确的数据位序恢复纠正并最终输出。本发明采用数字电路实现，具有可编程性以及逻辑简单、灵活性好等优点，与现行通用的基于硬件描述语言的数字集成电路设计流程兼容。
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公开(公告)号：CN104035896B
公开(公告)日：2017-01-11
申请号：CN201410254412.8
申请日：2014-06-10
Applicant: 复旦大学
IPC: G06F13/16
Abstract: 本发明属于多核处理器设计技术领域，具体为一种适用于2.5D多核系统的融合存储器的片外加速器。该片外加速器包括：逻辑控制电路（包括指令译码器、状态寄存器）、存储器（以阵列方式组织）、加速器、可配置互连网络。逻辑控制电路从处理器端接收配置包，经过解析，对相应的链路进行配置，决定存储器的输出数据是否经过加速逻辑返回处理器。本发明结构适用于面向特定应用的2.5D多核处理系统，可以降低由于片间访存延时较大而引起的性能损失，存储器输出数据可以选择经过不同的加速单元进行计算和输出，具有一定的灵活性。
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公开(公告)号：CN104035896A
公开(公告)日：2014-09-10
申请号：CN201410254412.8
申请日：2014-06-10
Applicant: 复旦大学
IPC: G06F13/16
Abstract: 本发明属于多核处理器设计技术领域，具体为一种适用于2.5D多核系统的融合存储器的片外加速器。该片外加速器包括：逻辑控制电路（包括指令译码器、状态寄存器）、存储器（以阵列方式组织）、加速器、可配置互连网络。逻辑控制电路从处理器端接收配置包，经过解析，对相应的链路进行配置，决定存储器的输出数据是否经过加速逻辑返回处理器。本发明结构适用于面向特定应用的2.5D多核处理系统，可以降低由于片间访存延时较大而引起的性能损失，存储器输出数据可以选择经过不同的加速单元进行计算和输出，具有一定的灵活性。
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Patent Agency Ranking
公开(公告)号：CN104008084A
公开(公告)日：2014-08-27
申请号：CN201410237881.9
申请日：2014-06-02
Applicant: 复旦大学
Abstract: 本发明属于多核处理器技术领域，具体为一种可拓展的2.5D多核处理器架构。本发明由两维网格结构的片上网络互连的多核处理器芯片，通过SerDes接口提供的高速数据传输通道和拓展的芯片通信。纵向上，处理器通过片外存储接口和片外存储器进行单字读写和直接数据访存操作；横向上，处理器通过片外加速接口和片外加速器进行控制和数据交互；通过软件配置片间接口处的数据选择器，本发明还支持纵向和横向的多核芯片拓展。上述不同的互连芯片通过2.5D工艺键合在同一块衬底并集成在一个封装内部。本发明灵活地支持传统2D多核处理器的存储空间的拓展、多种加速器的耦合以及核运算资源的拓展，提高芯片级IP的可复用性和系统级设计的可重构性，缩短大芯片设计周期，降低制造成本。
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公开(公告)号：CN105302838B
公开(公告)日：2019-01-15
申请号：CN201410373639.4
申请日：2014-07-31
Abstract: 本发明实施例提供了一种分类方法、查找方法和设备。该分类方法用于包括X个节点和一个主节点的分布式系统中，该分类方法包括：第一节点将主节点分配的待分类数据进行哈希编码得到哈希码，第一节点为该X个节点之一；第一节点将多个哈希码根据高m位存储到第一节点的s个第一存储桶中，使得s个第一存储桶中的每个第一存储桶中的哈希码的具有相同的高m位，并且s个第一存储桶中的不同第一存储桶中的哈希码具有不同的高m位；第一节点与X个节点中的第二节点交换各自的s个第一存储桶中的哈希码，使得具有相同高m位的哈希码唯一对应所述X个节点中的一个节点。本发明实施例的技术方案使得在查找时能够提高查找速度。
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公开(公告)号：CN105302838A
公开(公告)日：2016-02-03
申请号：CN201410373639.4
申请日：2014-07-31
IPC: G06F17/30
Abstract: 本发明实施例提供了一种分类方法、查找方法和设备。该分类方法用于包括X个节点和一个主节点的分布式系统中，该分类方法包括：第一节点将主节点分配的待分类数据进行哈希编码得到哈希码，第一节点为该X个节点之一；第一节点将多个哈希码根据高m位存储到第一节点的s个第一存储桶中，使得s个第一存储桶中的每个第一存储桶中的哈希码的具有相同的高m位，并且s个第一存储桶中的不同第一存储桶中的哈希码具有不同的高m位；第一节点与X个节点中的第二节点交换各自的s个第一存储桶中的哈希码，使得具有相同高m位的哈希码唯一对应所述X个节点中的一个节点。本发明实施例的技术方案使得在查找时能够提高查找速度。
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公开(公告)号：CN104022775A
公开(公告)日：2014-09-03
申请号：CN201410237883.8
申请日：2014-06-02
Applicant: 复旦大学
IPC: H03K19/0175
Abstract: 本发明属于SerDes串行通信技术领域，具体为一种面向SerDes技术中基于FIFO协议的数字接口电路。本发明由发送端数字电路和接收端数字电路两大部分组成。本发明在SerDes数模接口中引入数字系统设计中经典的同步、异步FIFO和串并、并串转换电路，将数模接口封装成简单的支持FIFO读写协议的接口，简单可行，便于调用。FIFO的巧妙使用，有效解决了芯片间跨时钟域数据传输、反馈控制信号通道传输延迟大等信号完整性问题，串并、并串转换电路则解决了总线和SerDes位宽不匹配问题，便于总线的位宽拓展，增强了电路设计方案的适应性。
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公开(公告)号：CN105183662B
公开(公告)日：2017-12-29
申请号：CN201510457104.X
申请日：2015-07-30
Applicant: 复旦大学
IPC: G06F12/0815
CPC classification number: Y02D10/13
Abstract: 本发明属于处理器技术领域，具体为一种无cache一致性协议的分布式共享片上存储架构。本发明基于簇状结构，将cache只映射本地的主存空间，处理器通过访问其它核的cache来完成对簇内其它共享主存块的读写，这样，由于不同核cache之间不再映射重叠的主存地址空间，因而取消了所谓多核处理器的cache一致性问题；本地核L1存储器一分为二：非缓存的存储器+cache，降低cache缺失率，避免了相应的复杂逻辑电路以及功耗开销。而且支持直接存储访问操作：在流应用中支持DMA直接对主存进行簇间大块数据搬移，适用于规模的拓展性。
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