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公开(公告)号：CN112384935A
公开(公告)日：2021-02-19
申请号：CN201980045214.1
申请日：2019-07-11
Applicant: 国际商业机器公司
IPC: G06N3/063
Abstract: 分布式神经核网络具有分层并行性。在各个实施例中，提供了多个神经核。所述多个神经核中的每一个包括被配置为并行操作的多个矢量计算单元。所述多个神经核中的每一个被配置为通过将其多个矢量计算单元应用于输入激活来并行计算输出激活。所述多个神经核中的每一个被分配了神经网络的层的输出激活的子集用于计算。在接收到所述神经网络的所述层的输入激活的子集时，所述多个神经核中的每一个神经核为其分配的每一个输出激活计算部分和，并至少从计算出的部分和中计算其已分配的输出激活。
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公开(公告)号：CN116348890A
公开(公告)日：2023-06-27
申请号：CN202180071523.3
申请日：2021-08-11
Applicant: 国际商业机器公司
IPC: G06N3/063
Abstract: 提供了神经推断芯片上的无冲突、无停顿的广播网络。一种神经推断芯片包括多个网络节点和互连多个网络节点的片上网络。该网络包括至少一个有向路径对。每有向路径对的路径具有相反方向和公共端。该网络被配置为在多个节点中的任意节点处接受数据。该网络被配置为将数据沿着该有向路径对中的第一有向路径从源节点传播到该有向路径对的公共端，并且沿着该有向路径对中的第二有向路径从该有向路径对的公共端传播到一个或多个目的地节点。
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公开(公告)号：CN105989408B
公开(公告)日：2019-07-05
申请号：CN201610024915.5
申请日：2016-01-14
Applicant: 国际商业机器公司
Abstract: 本发明涉及一种用于将神经网络映射到神经突触基板上的系统和方法。所述系统包括重新排序单元，其用于对所述神经网络的邻接矩阵表示的至少一个维度进行重新排序。所述系统进一步包括映射单元，其用于选择适合于将所述矩阵表示的至少一个部分映射到所述基板上的映射方法，并且利用所选择的映射方法将所述矩阵表示的所述至少一个部分映射到所述基板上。所述系统进一步包括细化单元，其用于接收与至少一个准则有关的用户输入，所述至少一个准则涉及所述基板的准确性或资源利用。所述系统进一步包括评估单元，其用于对照每个准则评估每个被映射部分。未能满足准则的每个被映射部分能够被重新映射，以便允许所述基板的准确性与资源利用之间的权衡。
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公开(公告)号：CN105989408A
公开(公告)日：2016-10-05
申请号：CN201610024915.5
申请日：2016-01-14
Applicant: 国际商业机器公司
CPC classification number: G06N3/063 , G06N3/04 , G06N3/049 , G06N3/0635
Abstract: 本发明涉及一种用于将神经网络映射到神经突触基板上的系统和方法。所述系统包括重新排序单元，其用于对所述神经网络的邻接矩阵表示的至少一个维度进行重新排序。所述系统进一步包括映射单元，其用于选择适合于将所述矩阵表示的至少一个部分映射到所述基板上的映射方法，并且利用所选择的映射方法将所述矩阵表示的所述至少一个部分映射到所述基板上。所述系统进一步包括细化单元，其用于接收与至少一个准则有关的用户输入，所述至少一个准则涉及所述基板的准确性或资源利用。所述系统进一步包括评估单元，其用于对照每个准则评估每个被映射部分。未能满足准则的每个被映射部分能够被重新映射，以便允许所述基板的准确性与资源利用之间的权衡。
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公开(公告)号：CN114787823A
公开(公告)日：2022-07-22
申请号：CN202080083630.3
申请日：2020-09-29
Applicant: 国际商业机器公司
Abstract: 提供了神经推理芯片。神经推理芯片的神经核心包括向量‑矩阵乘法器；向量处理器；以及激活单元，其操作地耦合到该向量处理器。该向量‑矩阵乘法器、向量处理器和/或激活单元适于以可变精度操作。
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Patent Agency Ranking
公开(公告)号：CN112041810A
公开(公告)日：2020-12-04
申请号：CN201980026237.8
申请日：2019-03-28
Applicant: 国际商业机器公司
Inventor： D·莫德哈 , J·V·亚瑟 , J·萨瓦达 , S·K·埃塞尔 , R·阿普斯瓦米 , B·S·塔巴 , A·S·卡西迪 , P·达塔 , M·弗利克纳 , H·佩纳 , J·克拉莫
IPC: G06F7/544
Abstract: 提供了经由并行和片上存储器提供时间，空间和能量高效的神经推断的神经推断芯片和核。在各种实施例中，神经推断芯片包括：多个神经核，所述多个神经核通过片上网络互连；第一片上存储器，用于存储神经网络模型，所述第一片上存储器通过所述片上网络连接到所述多个核中的每一个；第二片上存储器，用于存储输入和输出数据，所述第二片上存储器通过所述片上网络连接到所述多个核中的每一个。
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公开(公告)号：CN112673383B
公开(公告)日：2025-02-11
申请号：CN201980059120.X
申请日：2019-09-25
Applicant: 国际商业机器公司
IPC: G06N3/06
Abstract: 提供了用于神经网络计算的系统。神经网络处理器包括多个神经核。神经网络处理器每次激活具有一个或多个处理器精度。处理器被配置为接受具有处理器特征维度的数据。转换电路耦合到神经网络处理器，并适于：在一个或多个特征上接收具有每通道输入精度的输入数据张量；将输入数据张量从输入精度转换为处理器精度；将输入数据划分为多个块，每个块符合处理器特征维度之一；将多个块中的每一个提供给多个神经核之一。神经网络处理器适于通过多个神经核计算一个或多个神经网络层的输出。
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公开(公告)号：CN114611682A
公开(公告)日：2022-06-10
申请号：CN202111438045.3
申请日：2021-11-29
Applicant: 国际商业机器公司
Inventor： 泽田润 , M·D·弗里克奈尔 , A·S·卡西迪 , J·V·亚瑟 , P·达塔 , D·S·莫德哈 , S·K·埃塞尔 , B·S·塔巴 , J·克拉莫 , R·阿普斯瓦米 , F·阿科皮恩 , C·O·奥特罗
IPC: G06N3/063 , G06N3/04 , G06N5/04 , G06F15/173 , G06F15/78
Abstract: 提供了一种神经推理芯片，包括至少一个神经推理核心。该至少一个神经推理核心适于将多个突触权重应用于多个输入激活以产生多个中间输出。所述至少一个神经推理核心包括多个激活单元，所述多个激活单元被配置为接收所述多个中间输出并产生多个激活。多个激活单元中的每一个被配置成将可配置的激活函数应用于其输入。可配置激活函数至少具有重新变动范围项和缩放项，重新变动范围项确定激活的范围，缩放项确定激活的缩放。所述多个激活单元中的每一个被配置成从一个或多个查找表获得所述重新变动范围项和所述缩放项。
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公开(公告)号：CN114556373A
公开(公告)日：2022-05-27
申请号：CN202080072801.2
申请日：2020-10-05
Applicant: 国际商业机器公司
Inventor： 泽田润 , R·阿普斯瓦米 , F·阿科皮恩 , J·亚瑟 , A·卡西迪 , P·达塔 , S·埃塞尔 , M·弗利克纳 , D·莫德哈 , T·K·纳亚克 , C·奥尔特加奥特罗
Abstract: 提供了用于计算神经激活的神经推理芯片。在各种实施例中，神经推理芯片适于：接收包括多个输入激活的输入激活张量；接收包括多个权重的权重张量；将多个权重中的每一个权重布斯重编码为多个布斯编码权重，每个布斯编码值具有阶次；将输入激活张量乘以布斯编码权重，产生针对每个输入激活的多个结果，该多个结果中的每一个结果对应于布斯编码权重的阶次；对于布斯编码权重的每一阶次，将对应的结果求和，产生多个部分和，每个阶次一个部分和；以及从多个部分和的总和计算神经激活。
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公开(公告)号：CN114386585A
公开(公告)日：2022-04-22
申请号：CN202111219373.4
申请日：2021-10-20
Applicant: 国际商业机器公司
Abstract: 支持嵌套循环的恒定时间程序控制的芯片。芯片包括至少一个算术逻辑计算单元和与其操作地耦合的控制器。控制器根据程序配置来配置，包括至少一个内循环和外循环。控制器被配置为使至少一个算术计算单元根据程序配置执行多个操作。控制器被配置为维护至少第一循环计数器及第二循环计数器，第一循环计数器被配置为对至少一个外循环的所执行迭代的数目计数，且第二循环计数器被配置为对至少一个内循环的所执行迭代的数目计数。控制器被配置为提供第一循环计数器是否对应于最后迭代的第一指示及第二循环计数器是否对应于最后迭代的第二指示。控制器被配置为根据第一指示和第二指示交替地递增、复位或维护第一循环计数器和第二循环计数器中的每一者。
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