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公开(公告)号：CN101739316A
公开(公告)日：2010-06-16
申请号：CN200910222447.2
申请日：2009-11-13
Applicant: 国际商业机器公司
CPC classification number: G06F12/0888 , G06F11/1666 , G06F11/2035 , G06F11/2043 , G06F12/0811 , G06F12/0813 , G06F12/084 , G06F2212/1032
Abstract: 本发明描述了一种用于多核处理器的装置、计算机架构、存储器结构、存储器控制和高速缓冲存储器操作方法。逻辑核心绕过低产率或性能障碍的紧邻的高速缓冲存储器单元。该核心装配可能已经由其他逻辑核心使用的(多个)高速缓存单元。所选定的高速缓冲存储器单元服务于具有同样内容的多个逻辑核心。共享的(多个)高速缓冲存储器单元服务于具有高速缓存搜索、命中、不命中和写回功能的所有的装配核心。该方法通过将有可能已经工作于其他逻辑核心的高速缓冲存储器块进行共享，由此恢复其高速缓冲存储器块不能操作的逻辑核心。该方法用于提高剩余系统的可靠性和性能。
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Patent Agency Ranking
公开(公告)号：CN102224677B
公开(公告)日：2014-05-21
申请号：CN200980146312.0
申请日：2009-09-09
Applicant: 国际商业机器公司
IPC: H03K19/00
CPC classification number: H03K19/0016
Abstract: 本发明使诸如数字电路之类的电路能够在睡眠模式及正常模式之间快速转变。本发明利用芯片内部电荷转移操作来使电路进入快速睡眠。本发明减少了外部功率的涉入，而且本发明通过将电荷转移限于电路内来加速睡眠模式转变时间。快速睡眠及快速唤醒使系统的功率管理更有效。此功能性还最大化了功率性能并提供了能量效率更高的计算架构。
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公开(公告)号：CN102224677A
公开(公告)日：2011-10-19
申请号：CN200980146312.0
申请日：2009-09-09
Applicant: 国际商业机器公司
IPC: H03K19/00
CPC classification number: H03K19/0016
Abstract: 本发明使诸如数字电路之类的电路能够在睡眠模式及正常模式之间快速转变。本发明利用芯片内部电荷转移操作来使电路进入快速睡眠。本发明减少了外部功率的涉入，而且本发明通过将电荷转移限于电路内来加速睡眠模式转变时间。快速睡眠及快速唤醒使系统的功率管理更有效。此功能性还最大化了功率性能并提供了能量效率更高的计算架构。
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公开(公告)号：CN101739355B
公开(公告)日：2013-07-17
申请号：CN200910208362.9
申请日：2009-11-12
Applicant: 国际商业机器公司
CPC classification number: G06F12/0897 , G06F12/0828 , G06F12/0833 , G06F2212/621
Abstract: 具体地，在本发明中，可以将高速缓冲存储器单元指定为用于共同层级之内的另一高速缓冲存储器单元的伪高速缓冲存储器单元。例如，在层级的高速缓存级L2上的高速缓冲存储器单元“X”处出现高速缓存不命中的情况下，向高速缓存级L3(外部)上的高速缓冲存储器单元以及高速缓存级L2上的一个或多个其它高速缓冲存储器单元发送请求。L2级高速缓冲存储器单元将命中或不命中作为搜索结果返回。它们通常并不搜索L3，甚至也不将L3结果写回(例如，如果结果是不命中)。就此来说，如果所有的L2不命中，仅仅将该请求的直接源头与L3结果一起写回。如此，其它L2级高速缓冲存储器单元将原始的L2高速缓冲存储器单元作为伪高速缓存来服务。
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公开(公告)号：CN101739316B
公开(公告)日：2013-04-03
申请号：CN200910222447.2
申请日：2009-11-13
Applicant: 国际商业机器公司
CPC classification number: G06F12/0888 , G06F11/1666 , G06F11/2035 , G06F11/2043 , G06F12/0811 , G06F12/0813 , G06F12/084 , G06F2212/1032
Abstract: 本发明描述了一种用于多核处理器的装置、计算机架构、存储器结构、存储器控制和高速缓冲存储器操作方法。逻辑核心绕过低产率或性能障碍的紧邻的高速缓冲存储器单元。该核心装配可能已经由其他逻辑核心使用的(多个)高速缓存单元。所选定的高速缓冲存储器单元服务于具有同样内容的多个逻辑核心。共享的(多个)高速缓冲存储器单元服务于具有高速缓存搜索、命中、不命中和写回功能的所有的装配核心。该方法通过将有可能已经工作于其他逻辑核心的高速缓冲存储器块进行共享，由此恢复其高速缓冲存储器块不能操作的逻辑核心。该方法用于提高剩余系统的可靠性和性能。
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公开(公告)号：CN101739355A
公开(公告)日：2010-06-16
申请号：CN200910208362.9
申请日：2009-11-12
Applicant: 国际商业机器公司
CPC classification number: G06F12/0897 , G06F12/0828 , G06F12/0833 , G06F2212/621
Abstract: 具体地，在本发明中，可以将高速缓冲存储器单元指定为用于共同层级之内的另一高速缓冲存储器单元的伪高速缓冲存储器单元。例如，在层级的高速缓存级L2上的高速缓冲存储器单元“X”处出现高速缓存不命中的情况下，向高速缓存级L3(外部)上的高速缓冲存储器单元以及高速缓存级L2上的一个或多个其它高速缓冲存储器单元发送请求。L2级高速缓冲存储器单元将命中或不命中作为搜索结果返回。它们通常并不搜索L3，甚至也不将L3结果写回(例如，如果结果是不命中)。就此来说，如果所有的L2不命中，仅仅将该请求的直接源头与L3结果一起写回。如此，其它L2级高速缓冲存储器单元将原始的L2高速缓冲存储器单元作为伪高速缓存来服务。
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