一种双缓冲IRIG-B码产生方法

    公开(公告)号:CN111913523B

    公开(公告)日:2024-05-07

    申请号:CN202010568359.4

    申请日:2020-06-19

    Abstract: 本发明涉及一种双缓冲IRIG‑B码产生方法,包括如下步骤:在FPGA中设置两个深度为128位、宽为1的FIFO作为B码码元的双缓冲,并均初始化为空闲状态,此时秒信号触发标志为0,在当前秒信号时刻,CPU中产生一组B码码元内容,在当前秒信号后500ms时刻,CPU侧将该组B码码元通过IO口写入到FPGA的FIFO中,在写入过程中,FPGA随机选择一个空闲状态的FIFO来存储该组B码码元,该空闲状态的FIFO变为存储态,将秒信号触发标志设置为1,FPGA侧触发产生本秒B码时帧。本发明能够使码元的前沿和后沿均在FPGA中产生,不需要CPU响应10ms中断,减轻CPU负荷,具有精度高、可靠性高、便于实现的特点。

    一种双缓冲IRIG-B码产生方法

    公开(公告)号:CN111913523A

    公开(公告)日:2020-11-10

    申请号:CN202010568359.4

    申请日:2020-06-19

    Abstract: 本发明涉及一种双缓冲IRIG-B码产生方法,包括如下步骤:在FPGA中设置两个深度为128位、宽为1的FIFO作为B码码元的双缓冲,并均初始化为空闲状态,此时秒信号触发标志为0,在当前秒信号时刻,CPU中产生一组B码码元内容,在当前秒信号后500ms时刻,CPU侧将该组B码码元通过IO口写入到FPGA的FIFO中,在写入过程中,FPGA随机选择一个空闲状态的FIFO来存储该组B码码元,该空闲状态的FIFO变为存储态,将秒信号触发标志设置为1,FPGA侧触发产生本秒B码时帧。本发明能够使码元的前沿和后沿均在FPGA中产生,不需要CPU响应10ms中断,减轻CPU负荷,具有精度高、可靠性高、便于实现的特点。

    一种机房运维综合管理系统

    公开(公告)号:CN214335499U

    公开(公告)日:2021-10-01

    申请号:CN202022946998.8

    申请日:2020-12-11

    Abstract: 本实用新型涉及一种机房运维综合管理系统,包括供电单元、控制单元和切换单元,所述供电单元与控制单元连接,所述控制单元与切换单元连接,所述供电单元连接着切换单元、直流负载和全在线模块,所述控制单元连接着采集单元、直流负载、全在线模块、报警单元、显示单元和网络接口,所述切换单元连接着直流负载、全在线模块、蓄电池组I和蓄电池组II,所述蓄电池组I和蓄电池组II均与供电单元连接,所述蓄电池组II还连接着采集单元。本实用新型不仅能够延长蓄电池组的使用寿命,还能在监测到异常状态时,报警单元进行报警并传输到远端,使得维护人员及时处理,实现了无人值守,降低了维护和管理成本。

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