一种双缓冲IRIG-B码产生方法

    公开(公告)号:CN111913523B

    公开(公告)日:2024-05-07

    申请号:CN202010568359.4

    申请日:2020-06-19

    Abstract: 本发明涉及一种双缓冲IRIG‑B码产生方法,包括如下步骤:在FPGA中设置两个深度为128位、宽为1的FIFO作为B码码元的双缓冲,并均初始化为空闲状态,此时秒信号触发标志为0,在当前秒信号时刻,CPU中产生一组B码码元内容,在当前秒信号后500ms时刻,CPU侧将该组B码码元通过IO口写入到FPGA的FIFO中,在写入过程中,FPGA随机选择一个空闲状态的FIFO来存储该组B码码元,该空闲状态的FIFO变为存储态,将秒信号触发标志设置为1,FPGA侧触发产生本秒B码时帧。本发明能够使码元的前沿和后沿均在FPGA中产生,不需要CPU响应10ms中断,减轻CPU负荷,具有精度高、可靠性高、便于实现的特点。

    一种双缓冲IRIG-B码产生方法

    公开(公告)号:CN111913523A

    公开(公告)日:2020-11-10

    申请号:CN202010568359.4

    申请日:2020-06-19

    Abstract: 本发明涉及一种双缓冲IRIG-B码产生方法,包括如下步骤:在FPGA中设置两个深度为128位、宽为1的FIFO作为B码码元的双缓冲,并均初始化为空闲状态,此时秒信号触发标志为0,在当前秒信号时刻,CPU中产生一组B码码元内容,在当前秒信号后500ms时刻,CPU侧将该组B码码元通过IO口写入到FPGA的FIFO中,在写入过程中,FPGA随机选择一个空闲状态的FIFO来存储该组B码码元,该空闲状态的FIFO变为存储态,将秒信号触发标志设置为1,FPGA侧触发产生本秒B码时帧。本发明能够使码元的前沿和后沿均在FPGA中产生,不需要CPU响应10ms中断,减轻CPU负荷,具有精度高、可靠性高、便于实现的特点。

    一种基于物联网云平台的前端系统及设计方法

    公开(公告)号:CN109471629A

    公开(公告)日:2019-03-15

    申请号:CN201811288057.0

    申请日:2018-10-31

    Abstract: 本发明公开了一种基于物联网云平台的前端系统及设计方法,使用前端开发的前沿技术,结合所需的框架,库和插件,对其进行整合;数据展示部分使用折线图,并可以对最近一天、一周、一月的数据进行查询;标记设备所在地,提供便捷方式进入查看数据详情;对于错误处理进行友好提示,提升用户体验;处理主流浏览器兼容性,进行响应式布局开发;对设备和传感器的增删改查分开处理,用户可以自定义传感器的名称,类型,单位。本发明系统的设计主要实现展示和控制功能,同时兼顾用户良好的体验。PC前端作为有效控制端,可以展示设备的信息,在开发者中心可以控制设备,完成所需操作。数据的展示和设备操作都具有可扩展性,后期易于维护。

    一种基于PTN网络的主从时钟及监控装置

    公开(公告)号:CN210670094U

    公开(公告)日:2020-06-02

    申请号:CN201922300822.2

    申请日:2019-12-20

    Abstract: 本实用新型涉及电力系统技术领域,公开了一种基于PTN网络的主从时钟及监控装置,包括接收单元、控制单元、频率源及时间产生单元、显示单元、输出单元、电源单元;接收单元与控制单元、频率源及时间产生单元电性连接,控制单元与频率源及时间产生单元、显示单元、输出单元电性连接,频率源及时间产生单元与输出单元电性连接,显示单元实时显示状态,输出单元输出时间信息,电源单元负责提供工作电源。本实用新型能够提供安全可靠的高精度的时间信号,满足调度自动化系统对统一的高精度时的需要。

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