公开(公告)号：CN117151235A

公开(公告)日：2023-12-01

申请号：CN202311202000.5

申请日：2023-09-18

Applicant: 哈尔滨工程大学

Inventor： 李思照 ,  王丹妮 ,  王鹏 ,  蔚昊 ,  张温麒 ,  梁坤 ,  游文标 ,  张贺

IPC: G06N10/40 ,  G06F7/52

Abstract: 本发明提供了一种用于后量子密码算法的乘法器硬件架构，第一层Karatsuba模块分别与三个第二层Karatsuba模块连接，每个第二层Karatsuba模块分别与三个第三层Karatsuba模块连接；每个第三层Karatsuba模块均与一个Schoolbook乘法模块连接；Schoolbook乘法模块用于并行进行三个子多项式的乘法运算，并行完成低位、中间位及高位乘法运算；第一层Karatsuba模块和第二层Karatsuba模块均用于对两个输入多项式各自的高位与低位对应位系数求和，将求和所得结果进行取模运算；第三层Karatsuba模块用于分别负责低位、中间位、高位乘法运算。本发明可以有效降低运算过程中子多项式的乘法次数，从而提高多项式乘法的计算速度。并针对乘法器的硬件架构进行了精简化的设计，降低了乘法器的硬件资源消耗。

公开(公告)号：CN118798376A

公开(公告)日：2024-10-18

申请号：CN202410927973.3

申请日：2024-07-11

Applicant: 哈尔滨工程大学

Inventor： 李思照 ,  张温麒 ,  游文标 ,  梁坤 ,  胡桎铭 ,  闫贝贝

IPC: G06N10/60 ,  G06N10/40 ,  G06F7/58 ,  G06F17/14 ,  G06F21/60

Abstract: 基于抗量子加密算法的高效存储架构，涉及后量子信息安全领域。为解决现有技术中，目前的NTT算法存储架构硬件设计中，存在读写冲突、存储跨越式访问、算法设计问题、存储开销大、存储资源浪费，并且绝大多数硬件实现只适合一种算法的技术问题，本发明提供的技术方案为：基于抗量子加密算法的高效存储架构，所述架构包括：NTT模块，用于执行连续的NTT/INTT和四路并行点乘法；BRAM存储模块，用于存储密钥、签名和中间结果的多项式；Keccak模块，用于生成应用于Kyber和Dilithium的随机数；采样模块，用于生成多项式环矩阵、多项式环向量和三值多项式环；预处理模块，用于处理NTT和INTT计算之后的运算，减少BRAM的读写次数。可以应用于后量子信息安全储存的工作中。

公开(公告)号：CN117151179A

公开(公告)日：2023-12-01

申请号：CN202311201999.1

申请日：2023-09-18

Applicant: 哈尔滨工程大学

Inventor： 李思照 ,  蔚昊 ,  张温麒 ,  梁坤 ,  王丹妮 ,  韩新宇

IPC: G06N3/063 ,  G06N3/0464 ,  G06N3/048 ,  G06F15/78

Abstract: 本发明提供了一种适用于深层神经网络模型的硬件加速器架构，包括：相互无线连接的CPU和FPGA；所述CPU用于神经网络模型的输入的特征图进行归一化处理和尺寸大小的自适应调整、对网络模型的推理结果进行处理，以确定最终的计算结果以及对FPGA加速核心计算单元的逻辑控制，所述FPGA用于对不同网络层数据进行加速计算和数据传输；所述FPGA包括：数据加载模块、写回模块和计算模块；所述数据加载模块用于从片外加载数据到片上buffer中，所述计算模块用于根据所述片上buffer中的数据进行计算得到计算结果，所述写回模块用于将所述计算结果写回到片外DDR中。本发明解决了现有技术中对于深层神经网络模型的硬件加速器加速性能不足和功耗高的问题。