公开(公告)号：CN120066450A

公开(公告)日：2025-05-30

申请号：CN202510040310.4

申请日：2025-01-10

Applicant: 哈尔滨工业大学

Inventor： 刘连胜 ,  张智衔 ,  刘大同 ,  彭宇

IPC: G06F7/523 ,  G06F17/16 ,  G06F8/30 ,  G06F8/41

Abstract: 本发明提出一种基于常数乘法器有向图的VerilogHDL代码自动生成方法，属于计算机技术领域，解决传统常数乘法器优化方法难以应对大规模场景计算的问题，包括：步骤1：对常数集合{c1,c2,…}对应的有向图集合{DAG1,DAG2}进行邻接矩阵建模，得到矩阵组Matrix_List；步骤2：将矩阵组Matrix_List拆分为左矩阵Matrix_L和右矩阵Matrix_R；步骤3：将输入信号x的位宽Width，将左矩阵Matrix_L和右矩阵Matrix_R输入Verilog HDL生成模型得到对应的VerilogHDL代码，实现资源最优条件下的常数乘法，其中常数乘法包括SCM、MCM、TmSCM和TmMCM，其中SCM为单常数乘法，MCM为多常数乘法，TmSCM为分时复用单常数乘法，TmMCM为分时复用多常数乘法。