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公开(公告)号：CN108959168B
公开(公告)日：2020-09-18
申请号：CN201810587475.3
申请日：2018-06-06
Applicant: 厦门大学
IPC: G06F15/78
Abstract: 基于片上内存的SHA512全流水电路及其实现方法，SHA512全流水电路设有消息填充模块、Wt值生成模块、BRAM数据存储模块、全流水哈希运算模块和加法器模块，消息填充模块、Wt值生成模块、BRAM数据存储模块、全流水哈希运算模块和加法器模块按顺序连接。在全流水线架构中使用片上BRAM存储模块进行Wt值的数据存储，整个电路系统由依次连接的消息填充模块、Wt值生成模块、全流水哈希运算模块、BRAM存储模块以及加法器模块组成。提高SHA‑512算法在FPGA上的吞吐率，平衡FPGA内部资源的分配，提高算法的效率。具有高吞吐率、高单位资源吞吐率的特点，可应用于基于FPGA的SHA‑512算法实现。
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公开(公告)号：CN108959168A
公开(公告)日：2018-12-07
申请号：CN201810587475.3
申请日：2018-06-06
Applicant: 厦门大学
IPC: G06F15/78
Abstract: 基于片上内存的SHA512全流水电路及其实现方法，SHA512全流水电路设有消息填充模块、Wt值生成模块、BRAM数据存储模块、全流水哈希运算模块和加法器模块，消息填充模块、Wt值生成模块、BRAM数据存储模块、全流水哈希运算模块和加法器模块按顺序连接。在全流水线架构中使用片上BRAM存储模块进行Wt值的数据存储，整个电路系统由依次连接的消息填充模块、Wt值生成模块、全流水哈希运算模块、BRAM存储模块以及加法器模块组成。提高SHA‑512算法在FPGA上的吞吐率，平衡FPGA内部资源的分配，提高算法的效率。具有高吞吐率、高单位资源吞吐率的特点，可应用于基于FPGA的SHA‑512算法实现。
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公开(公告)号：CN110138386A
公开(公告)日：2019-08-16
申请号：CN201910361085.9
申请日：2019-04-30
Applicant: 厦门大学
Abstract: 一种比较器失调漂移后台校正电路和方法。校正开关电路和模拟信号输入端口的Vin+和Vin-端子相连；放大器电路的输入端和共模电压输入端Vcm相连，输出和动态比较器电路的输入相连；动态比较器电路的正负输入端与复位开关相连，动态比较器电路的输出与输出端口的Vout+和Vout-端子相连并作为校正控制逻辑电路的输入；所述校正控制逻辑电路的一路输出作为双向计数器电路的输入，另一路输出和其他比较器的控制信号端口相连；双向计数器电路的输出和数模转换电路的输入相连，数模转换电路的输出和失调校正电压输入电路相连并输出失调校正电压到预放大器电路对失调电压进行校正。
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公开(公告)号：CN110138386B
公开(公告)日：2020-12-25
申请号：CN201910361085.9
申请日：2019-04-30
Applicant: 厦门大学
Abstract: 一种比较器失调漂移后台校正电路和方法。校正开关电路和模拟信号输入端口的Vin+和Vin‑端子相连；放大器电路的输入端和共模电压输入端Vcm相连，输出和动态比较器电路的输入相连；动态比较器电路的正负输入端与复位开关相连，动态比较器电路的输出与输出端口的Vout+和Vout‑端子相连并作为校正控制逻辑电路的输入；所述校正控制逻辑电路的一路输出作为双向计数器电路的输入，另一路输出和其他比较器的控制信号端口相连；双向计数器电路的输出和数模转换电路的输入相连，数模转换电路的输出和失调校正电压输入电路相连并输出失调校正电压到预放大器电路对失调电压进行校正。
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