公开(公告)号：CN108959168B

公开(公告)日：2020-09-18

申请号：CN201810587475.3

申请日：2018-06-06

Applicant: 厦门大学

Inventor： 李晓潮 ,  张琪 ,  林少宇 ,  黄鹭 ,  王炫榕

IPC: G06F15/78

Abstract: 基于片上内存的SHA512全流水电路及其实现方法，SHA512全流水电路设有消息填充模块、Wt值生成模块、BRAM数据存储模块、全流水哈希运算模块和加法器模块，消息填充模块、Wt值生成模块、BRAM数据存储模块、全流水哈希运算模块和加法器模块按顺序连接。在全流水线架构中使用片上BRAM存储模块进行Wt值的数据存储，整个电路系统由依次连接的消息填充模块、Wt值生成模块、全流水哈希运算模块、BRAM存储模块以及加法器模块组成。提高SHA‑512算法在FPGA上的吞吐率，平衡FPGA内部资源的分配，提高算法的效率。具有高吞吐率、高单位资源吞吐率的特点，可应用于基于FPGA的SHA‑512算法实现。

公开(公告)号：CN108959168A

公开(公告)日：2018-12-07

申请号：CN201810587475.3

申请日：2018-06-06

Applicant: 厦门大学

Inventor： 李晓潮 ,  张琪 ,  林少宇 ,  黄鹭 ,  王炫榕

IPC: G06F15/78

Abstract: 基于片上内存的SHA512全流水电路及其实现方法，SHA512全流水电路设有消息填充模块、Wt值生成模块、BRAM数据存储模块、全流水哈希运算模块和加法器模块，消息填充模块、Wt值生成模块、BRAM数据存储模块、全流水哈希运算模块和加法器模块按顺序连接。在全流水线架构中使用片上BRAM存储模块进行Wt值的数据存储，整个电路系统由依次连接的消息填充模块、Wt值生成模块、全流水哈希运算模块、BRAM存储模块以及加法器模块组成。提高SHA‑512算法在FPGA上的吞吐率，平衡FPGA内部资源的分配，提高算法的效率。具有高吞吐率、高单位资源吞吐率的特点，可应用于基于FPGA的SHA‑512算法实现。