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公开(公告)号：CN119673238A
公开(公告)日：2025-03-21
申请号：CN202411831736.3
申请日：2024-12-12
Applicant: 厦门大学
IPC: G11C7/22 , G11C11/417
Abstract: 本公开提供了一种自定时电路、SRAM的读写共用自定时电路及SRAM存储器。该自定时电路包括：两个倍频电路，每一倍频电路均包括相连接的一PMOS晶体管、一上升沿D触发器以及一反相器；每一倍频电路还具有互为反相的第一输出端和第二输出端；延迟链，延迟链连接于两个倍频电路之一的上升沿D触发器和反相器之间；互补异或门，其包括两个异或门，每一异或门的输入端连接有两个倍频电路之一的第一输出端以及两个倍频电路另一的第二输出端；与非门，其输入端与两个异或门的输出端相连接，与非门的输出端输出PULSE信号。本申请实施例的技术方案可以精确模拟地址译码器的延迟过程以及SRAM单元的读写操作延迟过程产生相应的控制信号，减少SRAM的功耗并提高其工作效率。
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