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公开(公告)号：CN114785746B
公开(公告)日：2023-06-16
申请号：CN202210411165.2
申请日：2022-04-19
Applicant: 厦门大学
IPC: H04L49/15 , H04L49/201
Abstract: 本发明公开了一种用于单组播混传的banyan网络，其通过地址转换器将信息包中的地址信息重新编码为地址码，并通过多级交换器对该地址码进行提取和裂解，使得每级交换器均可根据地址码中编码位的位置信息确定其发送信息包的输出口，并在最后将信息包发送至相应的输出端；该banyan网络在保留传统banyan网络自由选路的特性的前提下，还可降低交换网络的复杂度，并实现单组播信号混合传输。
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公开(公告)号：CN114679415B
公开(公告)日：2024-05-28
申请号：CN202210491177.0
申请日：2022-05-07
Applicant: 厦门大学
IPC: H04L47/24 , H04L47/50 , H04L69/16 , H04L69/325
Abstract: 公开了一种满足AXI5‑Lite协议标准的无阻塞banyan网络，包括构成交换网络的多个交换单元，内部设置5种互不干扰的双重传输通道；在交换网络的每个输入口对应设置缓存单元组，主机和从机缓存单元组设置不同数量、不同类型的缓存单元，用于接收来自主机、从机的信号，存储和传输信息包；缓存单元设置多个缓存队列，缓存队列与接收端的数量相同；双重传输通道中设置有调度器，对缓存队列中的待传输信息包分配优先级；对传输通道中的数据信息包设置有效控制位和后续数据位，每个传输通道的传输总线宽和数据信息包长度一致。本发明提出的一种满足AX I 5‑L i te协议标准的无阻塞banyan网络，保证了数据资源的非阻塞、高性能、低延迟的传输，并且能够降低网络自身的复杂度。
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公开(公告)号：CN117992279A
公开(公告)日：2024-05-07
申请号：CN202311805718.3
申请日：2023-12-26
Applicant: 厦门大学
IPC: G06F11/14
Abstract: 本发明公开了一种基于DPU的纠删编解码卸载方法及DPU存储架构，将EC编解码功能分成三个部分，分别为存储数据、读取数据和恢复数据；所有数据的EC编解码与数据分布策略计算都由DPU去实现，CPU主要功能为检测本存储节点各个SSD与DPU的健康状况，与各个SSD空余空间状况。本发明一种基于DPU的EC编解码卸载方法与为其方法设定的一种专用高效率全硬件可实现DPU存储架构，通过DPU能够更快地处理相关数据计算，将CPU从EC编解码相关事务中完全释放。
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公开(公告)号：CN114500407B
公开(公告)日：2023-10-27
申请号：CN202210036597.X
申请日：2022-01-13
Applicant: 厦门大学
IPC: H04L49/10 , H04L47/80 , H04L61/5069 , H04L67/568 , H04L43/0888 , G06N3/049
Abstract: 本申请公开了一种用于单组播混传的交换网络的调度方法，其主要的技术贡献在于将单组播混传交换网络完整地映射至神经网络运算的映射方法。特别重要的是对于可分裂扇出的组播传输的映射方法。具体地是指所有传输通道包括由所有单播缓存器中每一单播缓存器与对应输出端间的所有传输路径形成的单播通道以及由所有组播缓存器中每一组播缓存器与所有输出端间的所有传输路径形成的组播通道。本申请还定义了神经元的失活条件和冲突条件。通过以上技术方案，能够提高单组播传输的公平性，又能够保证大的吞吐量。
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公开(公告)号：CN114090250B
公开(公告)日：2024-09-24
申请号：CN202111389032.1
申请日：2021-11-22
Applicant: 厦门大学
Abstract: 本发明给出了一种基于Banyan网络和多FPGA结构的EDA硬件加速方法与系统，包括将EDA算法加速和仿真加速结合在一个系统内，EDA算法加速时启用顶层EDA算法控制数据的发送和接收，EDA仿真加速时根据用户所设计的待测设计结构以及用户输入的仿真数据；同时采用多通道SCE‑MI接口进行软硬件数据协同，再使用Banyan网络来实现多FPGA的数据交换；最后将加速后的数据回传进行处理，将仿真数据与验证数据进行对比验证仿真结果，或将运算结果数据返回给外部EDA软件。本方法采用软硬件协同方式对算法和仿真进行加速，将EDA算法加速和仿真加速结合，采用多通道PIPE式SCE‑MI标准协议接口，具有普适性，同时将Banyan网络应用于多FPGA数据交换，降低了数据交换延迟，使得系统实现结构简单、功能高效。
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Patent Agency Ranking
公开(公告)号：CN116149562A
公开(公告)日：2023-05-23
申请号：CN202310149594.1
申请日：2023-02-22
Applicant: 厦门大学
Abstract: 本申请提供了一种三态内容寻址存储器的更新方法，包括存储条目调整操作，所述条目调整操作包括如下步骤：计算每个存储层的迫切程度，根据迫切程度确定待调整存储层，之后将第一相邻存储层的主存储空间中的一个空闲的存储单元划分给待调整存储层，重复上述步骤直至每个存储层的迫切程度为0。相应地，本申请还提供了一种三态内容寻址存储器，具有用于实现存储条目调整操作的第一处理模块，能够实现上述更新方法。通过上述三态内容寻址存储器的更新方法，能够极大地降低存储条目的更新过程对查找效率的影响，并输出正确的匹配结果。
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公开(公告)号：CN114500407A
公开(公告)日：2022-05-13
申请号：CN202210036597.X
申请日：2022-01-13
Applicant: 厦门大学
IPC: H04L49/10 , H04L47/80 , H04L61/5069 , H04L67/568 , H04L43/0888 , G06N3/04
Abstract: 本申请公开了一种用于单组播混传的交换网络的调度方法，其主要的技术贡献在于将单组播混传交换网络完整地映射至神经网络运算的映射方法。特别重要的是对于可分裂扇出的组播传输的映射方法。具体地是指所有传输通道包括由所有单播缓存器中每一单播缓存器与对应输出端间的所有传输路径形成的单播通道以及由所有组播缓存器中每一组播缓存器与所有输出端间的所有传输路径形成的组播通道。本申请还定义了神经元的失活条件和冲突条件。通过以上技术方案，能够提高单组播传输的公平性，又能够保证大的吞吐量。
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公开(公告)号：CN114090250A
公开(公告)日：2022-02-25
申请号：CN202111389032.1
申请日：2021-11-22
Applicant: 厦门大学
Abstract: 本发明给出了一种基于Banyan网络和多FPGA结构的EDA硬件加速方法与系统，包括将EDA算法加速和仿真加速结合在一个系统内，EDA算法加速时启用顶层EDA算法控制数据的发送和接收，EDA仿真加速时根据用户所设计的待测设计结构以及用户输入的仿真数据；同时采用多通道SCE‑MI接口进行软硬件数据协同，再使用Banyan网络来实现多FPGA的数据交换；最后将加速后的数据回传进行处理，将仿真数据与验证数据进行对比验证仿真结果，或将运算结果数据返回给外部EDA软件。本方法采用软硬件协同方式对算法和仿真进行加速，将EDA算法加速和仿真加速结合，采用多通道PIPE式SCE‑MI标准协议接口，具有普适性，同时将Banyan网络应用于多FPGA数据交换，降低了数据交换延迟，使得系统实现结构简单、功能高效。
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公开(公告)号：CN119576494A
公开(公告)日：2025-03-07
申请号：CN202411646981.7
申请日：2024-11-18
Applicant: 厦门大学
Abstract: 本发明公开了一种DPU任务调度方法和DPU任务调度系统，该方法用于将任务调度至CPU侧或DPU侧，其包括：根据待处理的任务信息，生成任务包；根据任务包的计算量、截止时间以及DPU侧是否存在针对该任务包的专用硬件，计算任务包的优先级；根据任务包的优先级，将任务包存储至调度队列中与其优先级对应的位置，并按顺序向CPU侧或DPU侧输送任务包；根据CPU侧或DPU侧对接收的任务包的执行结果，更新调度队列。通过该调度方法和调度系统，可通过对任务进行有效调度以提高系统整体性能。
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公开(公告)号：CN116774920A
公开(公告)日：2023-09-19
申请号：CN202310149502.X
申请日：2023-02-22
Applicant: 厦门大学
Abstract: 本申请提供了一种三态内容寻址存储器的条目管理方法，1.包括更新调整操作；其中，所述更新调整操作包括如下步骤：S110、将备存储层中的条目移动至主存储层中；S120、查看是否存在待插入条目，将所述待插入条目插入所述主存储层中；S130、检查各个数据流上的相关条目是否按照递归顺序排列，如果不是，对所述相关条目进行位置调整，使位于同一所述数据流上的所述相关条目按照递归顺序排列；S140、重复S130，直至每个所述数据流上的所述相关条目都按照递归顺序排列。相应地，本申请还提供了一种三态内容寻址存储器，具有用于实现更新调整操作的第一处理模块，能够实现上述条目管理方法。通过上述技术方案，能够保证TCAM更新时间不随使用时间的增加而延长。
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