公开(公告)号：CN102495568A

公开(公告)日：2012-06-13

申请号：CN201110397889.8

申请日：2011-12-05

Applicant: 南京大学

Inventor： 潘红兵 ,  黄晓林 ,  何书专 ,  杨虎 ,  谢林 ,  黄辰 ,  申济松 ,  陈荣尚 ,  凌梦 ,  易伟 ,  韩正飞 ,  李丽

IPC: G05B19/042

Abstract: 基于四片FPGA的验证片上网络多核处理器的开发板，四片FPGA芯片之间连接构成全互联结构，每一片FPGA芯片都设有GTX传输通道和GPIO传输通道分别与其它三片FPGA芯片连接，每片FPGA芯片分别设有电源管理模块、板级时钟驱动模块及存储系统；第二FPGA芯片与第四FPGA芯片上分别设有开发板的数据输入和数据输出接口，所述数据输入和数据输出接口为全双工差分的2.5Gbps光口。本发明仿存带宽达到759.2Gbps，这是目前其它多FPGA开发板的电路设计远不能达到的，片间互连吞吐率大于30Gbps，为FPGA硬件设计人员提供足够多硬件资源，以便验证和实现基于NoC的超大规模多核处理器的原型芯片设计。

公开(公告)号：CN102495568B

公开(公告)日：2013-08-07

申请号：CN201110397889.8

申请日：2011-12-05

Applicant: 南京大学

Inventor： 潘红兵 ,  黄晓林 ,  何书专 ,  杨虎 ,  谢林 ,  黄辰 ,  申济松 ,  陈荣尚 ,  凌梦 ,  易伟 ,  韩正飞 ,  李丽

IPC: G05B19/042

Abstract: 基于四片FPGA的验证片上网络多核处理器的开发板，四片FPGA芯片之间连接构成全互联结构，每一片FPGA芯片都设有GTX传输通道和GPIO传输通道分别与其它三片FPGA芯片连接，每片FPGA芯片分别设有电源管理模块、板级时钟驱动模块及存储系统；第二FPGA芯片与第四FPGA芯片上分别设有开发板的数据输入和数据输出接口，所述数据输入和数据输出接口为全双工差分的2.5Gbps光口。本发明仿存带宽达到759.2Gbps，这是目前其它多FPGA开发板的电路设计远不能达到的，片间互连吞吐率大于30Gbps，为FPGA硬件设计人员提供足够多硬件资源，以便验证和实现基于NoC的超大规模多核处理器的原型芯片设计。

公开(公告)号：CN102523169A

公开(公告)日：2012-06-27

申请号：CN201110458022.9

申请日：2011-12-31

Applicant: 南京大学

Inventor： 潘红兵 ,  郑维山 ,  韩正飞 ,  李丽 ,  何书专 ,  黄晓林

IPC: H04L12/56

Abstract: 本发明公开了一种基于2D-Mesh多核网络架构的并行化方法，该方法包含任务、数据和流水三个层面的混合并行化；其中：对于运算量较大的若干个并发执行的任务，分配在若干个芯片中并行执行，实现任务并行化；对于一个芯片中的一项任务，若存在可并发执行的数据流处理过程，将其分解到若干个同构的功能模块中并行执行，实现数据并行化；对于能够分解成若干步骤的单向数据处理过程，采用流水线方式并发执行，实现流水并行化。本发明提供了一套完整的软件混合并行化方法，利用该方法与2D-Mesh多核硬件架构相结合可以充分发挥硬件系统的并行效用，有效提高片上软件运行效率，适用于具有一定特征的数字信号处理算法的高速并行实现。