一种NOR Flash的版图及制备方法
    1.
    发明公开

    公开(公告)号:CN116154005A

    公开(公告)日:2023-05-23

    申请号:CN202310196225.8

    申请日:2023-03-02

    Abstract: 本发明提供一种NOR Flash的版图及制备方法,NOR Flash的版图包括有源区图形、浮栅图形和控制栅图形,浮栅图形与有源区图形垂直相交设置,且在每个相交点上均具有一个所述浮栅图形,浮栅图形位于控制栅图形内,使得采用NOR Flash的版图制备时控制栅将浮栅的上表面和侧壁均覆盖,即控制栅将浮栅的五个表面覆盖,从而增加了两个覆盖表面,使得优化后的NOR Flash的版图可以提高NOR Flash存储单元的耦合系数,降低高压器件工艺的实现难度,同时本发明的版图简单、可操作性高、易于实现。

    一种Flash器件及其制备方法
    4.
    发明公开

    公开(公告)号:CN116367548A

    公开(公告)日:2023-06-30

    申请号:CN202310096814.9

    申请日:2023-02-07

    Abstract: 本发明提供一种Flash器件及其制备方法,该Flash器件的制备方法包括以下步骤:提供一衬底,于衬底中形成包括低压区、高压区及存储区的有源区;于低、高压区分别同步形成第一、二导电类型阱区;于低压区上表面形成第一栅介质层;于高压区及存储区上表面形成第二栅介质层,于第一、二栅介质层上依次形成浮栅层及第三栅介质层,形成贯穿第三栅介质层的通孔;同步形成第一、二及三栅极,并形成第一、二及三栅结构;于所述第一、二栅结构两侧的第二、一导电类型阱区上表层分别同步形成第一、二导电类型掺杂区。本发明通过改变制备工艺,同步形成高、低压器件的第一、二导电类型阱区和第一、二导电类型掺杂区,简化了工艺步骤,节省了成本。

    半导体Flash结构及其制备方法
    5.
    发明公开

    公开(公告)号:CN116209268A

    公开(公告)日:2023-06-02

    申请号:CN202310488809.2

    申请日:2023-05-04

    Abstract: 本申请涉及半导体技术领域,公开了一种半导体Flash结构及其制备方法,包括半导体衬底以及元胞存储区,元胞存储区包括控制栅组、选择栅组、P+源区、P+漏区以及中间节点区;中间节点区位于P+源区与P+漏区之间,控制栅组和选择栅组的侧边均设有侧墙隔离层,控制栅组横跨于P+源区与中间节点区之间,选择栅组横跨于中间节点区与P+漏区之间;控制栅组包括相对于半导体衬底依次由下至上层叠沉积的隧穿介质层、N+浮栅层、ONO介质层以及P+控制栅极;P+源区、P+漏区以及P+控制栅极在同一P+离子注入掺杂工序中形成。本申请简化了Flash器件的整体制备工艺,提高了Flash器件制备的性价比。

    多层场板结构的LDMOS器件及其制备方法

    公开(公告)号:CN116978788A

    公开(公告)日:2023-10-31

    申请号:CN202311235035.9

    申请日:2023-09-25

    Abstract: 本申请涉及半导体技术领域,公开了一种多层场板结构的LDMOS器件及其制备方法,包括:在衬底上沉积外延层;在衬底上形成STI隔离沟槽;在STI隔离沟槽上沉积第一种隔离材料层,得到初始STI隔离结构,且第一种隔离材料层覆盖外延层;回刻,和/或化学机械研磨初始STI隔离结构,以清理除初始STI隔离结构之外的第一种隔离材料层;在初始STI隔离结构上形成中间阻挡介质层,且基于中间阻挡介质层,在STI隔离沟槽内沉积第二种隔离材料层,以形成多层STI隔离结构;在衬底上形成多晶硅栅,以及在多层STI隔离结构上形成包括有目标接触孔以及金属引线的多层场板区。本申请优化了LDMOS器件的结构空间,提高了LDMOS器件的耐压等级,同时降低了器件的导通电阻。

    复合场板结构的LDMOS器件制备方法

    公开(公告)号:CN116913782A

    公开(公告)日:2023-10-20

    申请号:CN202311181190.7

    申请日:2023-09-14

    Inventor: 张有志 于绍欣

    Abstract: 本申请涉及半导体技术领域,公开了一种复合场板结构的LDMOS器件制备方法,包括:提供一衬底,且在所述衬底上沉积外延层;在所述衬底上形成STI隔离结构,且将所述衬底划分出若干个有源区;回刻所述STI隔离结构,形成复合场板结构的STI基底;基于所述STI基底,在所述外延层以及部分的所述STI基底上形成多晶硅栅,所述部分的STI基底上的多晶硅栅与所述STI基底形成所述复合场板结构的第一场板区;形成所述复合场板结构的第二场板区,所述第二场板区在回刻后的所述STI隔离结构内,且与所述第一场板区相连。本申请使得LDMOS器件在提高源漏耐压的同时,可以维持一个较低的源漏导通电阻。

    一种浮栅测试器件及其制作方法

    公开(公告)号:CN116995065B

    公开(公告)日:2023-12-22

    申请号:CN202311227320.6

    申请日:2023-09-22

    Abstract: 本发明提供一种浮栅测试器件及其制作方法,该器件包括衬底、栅极、第一掺杂区及第二掺杂区,其中,栅极位于衬底上方,包括从下往上依次层叠的第一栅介质层、第一栅多晶硅、第二栅介质层及第二栅多晶硅,第一栅多晶硅与第二栅多晶硅电连接且均包括第一导电类型,第一掺杂区及第二掺杂区均位于所述衬底的上表层,第一掺杂区与第二掺杂区在水平方向上间隔设置且栅极横跨于两者上方,两者均包括第二导电类型。该浮栅测试器件能够为55nm及以下节点嵌入式闪存器件的器件调试提供依据,且该浮栅测试器件结构简单、工艺成熟,不需要增加额外的制作成本与制作工艺难度,对于嵌入式闪存器件的产品质量提升具有重要意义。该制作方法制作步骤简单易实现。

    电可擦可编程只读存储器及其制造方法

    公开(公告)号:CN116744683A

    公开(公告)日:2023-09-12

    申请号:CN202310689242.5

    申请日:2023-06-12

    Abstract: 本发明提供一种电可擦可编程只读存储器及其制造方法,电可擦可编程只读存储器包括半导体衬底、位于半导体衬底中的至少两个有源区、位于半导体衬底上的至少两个控制栅结构以及位于控制栅结构两侧的有源区上的至少两个接触结构;控制栅结构的截面形状呈波浪形,呈波浪形的控制栅结构中相邻的谷点或峰点之间具有弧形开口,接触结构位于相邻的控制栅结构中的朝向相对的两个弧形开口之间的有源区上,如此一来,可以实现四个存储单元共用一个接触结构,由此使电可擦可编程只读存储器的设计更加紧凑从而提高器件的密度。

    存储器故障测试方法
    10.
    发明公开

    公开(公告)号:CN116597889A

    公开(公告)日:2023-08-15

    申请号:CN202310642714.1

    申请日:2023-05-31

    Abstract: 本发明提供了一种存储器故障测试方法,包括:向每个地址写入反棋盘格数据;进行延时操作;从高地址向低地址依次进行读反棋盘格数据、读反棋盘格数据、写反棋盘格数据、读反棋盘格数据、写棋盘格数据、读棋盘格数据、写棋盘格数据和读棋盘格数据的操作;从高地址向低地址依次进行读棋盘格数据、写反棋盘格数据、写反棋盘格数据、读反棋盘格数据和写棋盘格数据的操作;从高地址向低地址依次进行读棋盘格数据、读棋盘格数据、写棋盘格数据、读棋盘格数据、写反棋盘格数据、读反棋盘格数据、写反棋盘格数据和读反棋盘格数据的操作;从高地址向低地址依次进行读反棋盘格数据、写棋盘格数据、写棋盘格数据、读棋盘格数据和写反棋盘格数据的操作。

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