公开(公告)号：CN118132507B

公开(公告)日：2024-07-12

申请号：CN202410558566.X

申请日：2024-05-08

Applicant: 华南理工大学

Inventor： 邹毅 ,  杨延峰 ,  林奕洋

IPC: G06F15/78 ,  G11C11/412

Abstract: 本发明公开了一种支持多种工作负载的新型存内计算架构，涉及存内计算技术，针对现有技术中计算任务多样性不足的问题提出本方案。包括存内计算阵列、预充电模块、读字线和写字线驱动模块、输入值和控制信号驱动模块、位线驱动模块、灵敏放大器组、外围计算逻辑模块、可重构地址生成单元模块和顶层控制模块。各模块在顶层控制模块的控制下进行数据运算和流转。优点在于，可以支持现有可运行在CPU上的任意种算法，达到通用化计算能力。

公开(公告)号：CN117670644A

公开(公告)日：2024-03-08

申请号：CN202311685271.0

申请日：2023-12-08

Applicant: 华南理工大学

Inventor： 邹毅 ,  林奕洋 ,  杨延峰

IPC: G06T1/20 ,  G06F17/14

Abstract: 本发明公开了一种基于SRAM存内计算的二维FFT硬件加速器，涉及边缘端图像处理领域，针对现有技术中功耗大等问题提出本方案。所述AHB从机接口负责外部总线和顶层模块之间的数据传输；所述顶层模块负责对内外的控制信号和数据信号的传输；对外，顶层模块通过所述AHB从机接口接受主机的控制并转换为内部信号；对内，顶层模块负责协调整个二维FFT硬件加速器的工作，产生计数器变量以控制地址产生模块和旋转因子存储模块，使得正确的数据和控制信号能够送到移位器、累加器及SARM的乘法阵列中。优点在于，适应较大的数据量，应用存算一体化的二维FFT核设计和基4FFT运算，减少数据运算和迁移的总量，从而达到节省功耗和降低延时的目的。

公开(公告)号：CN118132507A

公开(公告)日：2024-06-04

申请号：CN202410558566.X

申请日：2024-05-08

Applicant: 华南理工大学

Inventor： 邹毅 ,  杨延峰 ,  林奕洋

IPC: G06F15/78 ,  G11C11/412

Abstract: 本发明公开了一种支持多种工作负载的新型存内计算架构，涉及存内计算技术，针对现有技术中计算任务多样性不足的问题提出本方案。包括存内计算阵列、预充电模块、读字线和写字线驱动模块、输入值和控制信号驱动模块、位线驱动模块、灵敏放大器组、外围计算逻辑模块、可重构地址生成单元模块和顶层控制模块。各模块在顶层控制模块的控制下进行数据运算和流转。优点在于，可以支持现有可运行在CPU上的任意种算法，达到通用化计算能力。