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Patent Agency Ranking
公开(公告)号：CN118132507A
公开(公告)日：2024-06-04
申请号：CN202410558566.X
申请日：2024-05-08
Applicant: 华南理工大学
IPC: G06F15/78 , G11C11/412
Abstract: 本发明公开了一种支持多种工作负载的新型存内计算架构，涉及存内计算技术，针对现有技术中计算任务多样性不足的问题提出本方案。包括存内计算阵列、预充电模块、读字线和写字线驱动模块、输入值和控制信号驱动模块、位线驱动模块、灵敏放大器组、外围计算逻辑模块、可重构地址生成单元模块和顶层控制模块。各模块在顶层控制模块的控制下进行数据运算和流转。优点在于，可以支持现有可运行在CPU上的任意种算法，达到通用化计算能力。
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公开(公告)号：CN119884016A
公开(公告)日：2025-04-25
申请号：CN202411835936.6
申请日：2024-12-13
Applicant: 华南理工大学
Abstract: 本发明公开一种基于存内计算技术的新型粗粒度可配置架构，涉及SRAM技术，针对现有技术中依赖片上缓存等四大问题提出本方案。包括分散/聚集模块、管理模块、转换模块以及存内计算宏。存内计算宏用于在管理模块控制下进行运算。其优点在于，相较其他基于冯·诺依曼架构处理引擎的粗粒度可配置架构技术方案，具有面积更小，功耗更低，吞吐量更高的特点。同时针对SRAM存内计算技术的四大挑战提出一个可行的解决方案：利用率方面充分利用存内计算技术在算力密度和能效方法的优势；计算架构方法灵活决定粗粒度可配置架构的片上缓存大小；计算完备性方面满足更多的应用的计算要求；软件生态方面允许被RISC‑V CPU调用，支持编译和加速RISC‑V生态下的应用。
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公开(公告)号：CN118132507B
公开(公告)日：2024-07-12
申请号：CN202410558566.X
申请日：2024-05-08
Applicant: 华南理工大学
IPC: G06F15/78 , G11C11/412
Abstract: 本发明公开了一种支持多种工作负载的新型存内计算架构，涉及存内计算技术，针对现有技术中计算任务多样性不足的问题提出本方案。包括存内计算阵列、预充电模块、读字线和写字线驱动模块、输入值和控制信号驱动模块、位线驱动模块、灵敏放大器组、外围计算逻辑模块、可重构地址生成单元模块和顶层控制模块。各模块在顶层控制模块的控制下进行数据运算和流转。优点在于，可以支持现有可运行在CPU上的任意种算法，达到通用化计算能力。
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公开(公告)号：CN117670644A
公开(公告)日：2024-03-08
申请号：CN202311685271.0
申请日：2023-12-08
Applicant: 华南理工大学
Abstract: 本发明公开了一种基于SRAM存内计算的二维FFT硬件加速器，涉及边缘端图像处理领域，针对现有技术中功耗大等问题提出本方案。所述AHB从机接口负责外部总线和顶层模块之间的数据传输；所述顶层模块负责对内外的控制信号和数据信号的传输；对外，顶层模块通过所述AHB从机接口接受主机的控制并转换为内部信号；对内，顶层模块负责协调整个二维FFT硬件加速器的工作，产生计数器变量以控制地址产生模块和旋转因子存储模块，使得正确的数据和控制信号能够送到移位器、累加器及SARM的乘法阵列中。优点在于，适应较大的数据量，应用存算一体化的二维FFT核设计和基4FFT运算，减少数据运算和迁移的总量，从而达到节省功耗和降低延时的目的。
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公开(公告)号：CN117271953A
公开(公告)日：2023-12-22
申请号：CN202311171872.X
申请日：2023-09-11
Applicant: 华南理工大学
Abstract: 本发明公开了一种用于优化快速傅里叶变换的存内计算加速电路及方法，属于数字信号处理技术领域。其中电路包括：总线接口转换模块，用于接收数据流，将数据流转换为数据流控制时序信号；存储模块，用于存储原始输入数据和经过存内计算阵列计算完毕所产生的数据；存内计算阵列，用于接收来自存储模块的数据进行傅里叶变换运算，并将运算结果返回存储模块；行复制控制模块，用于生成被复制数据的源行地址以及将被放置的目的地址，控制每一级的计算，并将每一级的计算结果复制到下一轮计算所需的存储阵列位置；以及生成原始输入数据在存算模块中的初始地址。本发明有效地解决了传统快速傅里叶变换电路设计中高功耗，高延迟的技术问题。
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