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公开(公告)号：CN110245322A
公开(公告)日：2019-09-17
申请号：CN201910382105.0
申请日：2019-05-09
Applicant: 华中科技大学
IPC: G06F17/15
Abstract: 本发明公开了一种基于硬件实现高速数据流实时Hilbert变换的方法和系统，属于通信和数字信号处理技术领域。本发明采用并行流水线方式实现Hilbert变换方法，多路并行处理提高信号处理速度，流水线处理保证信号实时处理；并在Hilbert变换内部，通过级数融合方式降低运算量。本发明采用重叠分块的硬件架构，先确定Hilbert变换窗口L和重叠窗口△L；第1周期，输入N2路并行信号前端补△L路0组成L＝△L+N2路并行信号进行L点Hilbert变换，并取L路变换前信号的最后△L路信号缓存，用于下一周期；第2周期及以后，取上一周期缓存的△L路信号和前端输入的N2路信号，组成L路并行信号进行L点Hilbert变换；每次Hilbert变换结果只取第△L/2+1个到第△L/2+N2个有效结果输出，从而抑制Hilbert变换的边缘效应。
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公开(公告)号：CN110245322B
公开(公告)日：2020-10-16
申请号：CN201910382105.0
申请日：2019-05-09
Applicant: 华中科技大学
IPC: G06F17/15
Abstract: 本发明公开了一种基于硬件实现高速数据流实时Hilbert变换的方法和系统，属于通信和数字信号处理技术领域。本发明采用并行流水线方式实现Hilbert变换方法，多路并行处理提高信号处理速度，流水线处理保证信号实时处理；并在Hilbert变换内部，通过级数融合方式降低运算量。本发明采用重叠分块的硬件架构，先确定Hilbert变换窗口L和重叠窗口△L；第1周期，输入N2路并行信号前端补△L路0组成L＝△L+N2路并行信号进行L点Hilbert变换，并取L路变换前信号的最后△L路信号缓存，用于下一周期；第2周期及以后，取上一周期缓存的△L路信号和前端输入的N2路信号，组成L路并行信号进行L点Hilbert变换；每次Hilbert变换结果只取第△L/2+1个到第△L/2+N2个有效结果输出，从而抑制Hilbert变换的边缘效应。
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公开(公告)号：CN105930609B
公开(公告)日：2018-12-14
申请号：CN201610289224.8
申请日：2016-05-04
Applicant: 华中科技大学
IPC: G06F17/50
Abstract: 本发明公开了一种用于相干解调的FPGA时序优化方法。所述FPGA时序优化方法包括对FPGA进行流水线设计；判断是否存在总延时超过延时阈值δ的路径；判断目标路径中逻辑延时与布线延时的比值k是否大于等于延时比例阈值ε；将所述目标路径对应算法模块中的算法设置为穷举法，并将该算法模块所有可能的计算结果存储于只读存储器中；重新设置FPGA的最大扇出直至所有路径总延时的最大值小于等于延时阈值δ。本发明通过逻辑优化的方法，从而解决了有反馈或者迭代运算而不能使用流水线设计进行优化的问题，该方法将所有可能的计算结果存储于只读存储器中，从而采用穷举法减少了路径中的逻辑级数，提高了FPGA的实时处理频率。
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公开(公告)号：CN105930609A
公开(公告)日：2016-09-07
申请号：CN201610289224.8
申请日：2016-05-04
Applicant: 华中科技大学
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F17/505 , G06F17/5054 , G06F2217/84
Abstract: 本发明公开了一种用于相干解调的FPGA时序优化方法。所述FPGA时序优化方法包括对FPGA进行流水线设计；判断是否存在总延时超过延时阈值δ的路径；判断目标路径中逻辑延时与布线延时的比值k是否大于等于延时比例阈值ε；将所述目标路径对应算法模块中的算法设置为穷举法，并将该算法模块所有可能的计算结果存储于只读存储器中；重新设置FPGA的最大扇出直至所有路径总延时的最大值小于等于延时阈值δ。本发明通过逻辑优化的方法，从而解决了有反馈或者迭代运算而不能使用流水线设计进行优化的问题，该方法将所有可能的计算结果存储于只读存储器中，从而采用穷举法减少了路径中的逻辑级数，提高了FPGA的实时处理频率。
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