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公开(公告)号：CN116414408A
公开(公告)日：2023-07-11
申请号：CN202310246351.X
申请日：2023-03-07
Applicant: 北京电子工程总体研究所
Abstract: 本发明公开一种基于RS422的软件上传方法，包括：将DSP芯片通过RS422总线接口与测试设备建立通信；判断所述测试设备是否发送软件上传指令；若是，则依次将辅助软件、目标软件和烧写软件上传DSP芯片的FLASH的存储空间，辅助软件擦除所述DSP芯片FLASH存储空间存放的原始软件；待所述原始软件完全擦除后，通过所述烧写软件将目标软件固化到FLASH对应的存储区，完成所述目标软件的上传。本发明能够容忍在升级过程中出现通信干扰、设备异常断电等异常突发情况，在没有额外增加硬件的基础上，能够保证数据软件有效可靠的上传。
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公开(公告)号：CN111147463B
公开(公告)日：2022-04-19
申请号：CN201911311396.0
申请日：2019-12-18
Applicant: 北京电子工程总体研究所
IPC: H04L69/00 , H04L69/324 , H04L69/329 , H04L69/06 , H04L69/22
Abstract: 本申请提供一种基于异步422总线的可变长度帧高可靠性数据接收方法，方法包括：搜索帧头，若帧头有效则将帧头放入缓冲区；接收帧长度，并按照预设协议解析帧长度，将解析得到的帧长度放入缓冲区；接收命令控制码，若控制码有效则将控制码放入缓冲区；按照解析得到的帧长度接收指定长度的数据，将接收到的数据放入缓冲区；进行整帧数据有效性判断，若有效性判断正确则确定接收的帧为有效帧，若有效性判断错误则确定数据接收出现异常，清空缓冲区。本申请提供的方法先按照预设协议解析帧长度，再确定控制码有效，然后按照解析得到的帧长度接收指定长度的数据，最后进行整帧数据有效性判断，保证了数据接收的可靠性。
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Patent Agency Ranking
公开(公告)号：CN109344111A
公开(公告)日：2019-02-15
申请号：CN201811194582.6
申请日：2018-10-15
Applicant: 北京电子工程总体研究所
IPC: G06F15/163 , G06F9/54
Abstract: 本发明公开了一种基于双核ARM的SOC的数据传输系统和方法，所述数据传输系统包括第一硬核、第二硬核、第一共享缓存区、第二共享缓存区，第一中断和第二中断，其中第一硬核用于向第一共享缓存区写入数据和读取数据、向第二共享缓存区写入数据和读取数据，向第二硬核发送所述第一中断；第二硬核用于从第一共享缓存区读取数据、向第二共享缓存区写入数据，向第一硬核发送第二中断；第一硬核和第二硬核根据启动信号启动数据交互，通过读写第一共享缓存区和第二共享缓存区、发送第一中断和第二中断实现第一硬核和第二硬核之间的数据传输。本发明提供的实施例能够解决基于双核ARM芯片的SOC系统上的数据传输，并且能够满足数据传输的有效性和可靠性。
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公开(公告)号：CN109388177B
公开(公告)日：2021-07-27
申请号：CN201811194441.4
申请日：2018-10-15
Applicant: 北京电子工程总体研究所
IPC: G06F1/04 , G06F15/173
Abstract: 本发明公开了一种基于多内核DSP的内核间时序同步方法和数据传输方法，所述内核间时序同步方法包括：设置DSP的系统时钟，所述DSP按照预定义的定时周期发送定时中断；设置所述DSP中的第一内核的第一计算周期，第二内核的第二计算周期，所述第一计算周期大于等于所述定时周期，所述第一计算周期小于所述第二计算周期；所述第一内核根据接收的定时中断确定所述第一内核中第一计算周期的第一起点和第二计算周期的第二起点，并分别发送中断至所述第二内核作为所述第二内核中第一计算周期和第二计算周期的起点。本发明提供的实施例能够解决多内核DSP中内核间不同计算周期的时序同步问题，并有效提高内核间的数据传输效率。
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公开(公告)号：CN111147463A
公开(公告)日：2020-05-12
申请号：CN201911311396.0
申请日：2019-12-18
Applicant: 北京电子工程总体研究所
Abstract: 本申请提供一种基于异步422总线的可变长度帧高可靠性数据接收方法，方法包括：搜索帧头，若帧头有效则将帧头放入缓冲区；接收帧长度，并按照预设协议解析帧长度，将解析得到的帧长度放入缓冲区；接收命令控制码，若控制码有效则将控制码放入缓冲区；按照解析得到的帧长度接收指定长度的数据，将接收到的数据放入缓冲区；进行整帧数据有效性判断，若有效性判断正确则确定接收的帧为有效帧，若有效性判断错误则确定数据接收出现异常，清空缓冲区。本申请提供的方法先按照预设协议解析帧长度，再确定控制码有效，然后按照解析得到的帧长度接收指定长度的数据，最后进行整帧数据有效性判断，保证了数据接收的可靠性。
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公开(公告)号：CN116467244A
公开(公告)日：2023-07-21
申请号：CN202310250095.1
申请日：2023-03-13
Applicant: 北京电子工程总体研究所
Abstract: 本发明公开一种信息处理系统，包括第一内核、第二内核、第三内核和第四内核；所述第一内核，用于进行外围接口命令的接收和应答，以及对所述第二内核、第三内核和第四内核对应的FLASH存储区进行升级和优化流程；所述第二内核，用于将外围接口接收的外围传感器或处理器采集的传感量传输至所述第三内核；所述第三内核，用于将所述传感量按照计算模型进行信号处理；所述第四内核，用于将所述信号处理的结果传递到所述外围接口连接的外围设备。本发明能够降低信息处理系统软件的耦合度，实现软件和硬件分离，打造软件流水线，实现专业分工。
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公开(公告)号：CN109388177A
公开(公告)日：2019-02-26
申请号：CN201811194441.4
申请日：2018-10-15
Applicant: 北京电子工程总体研究所
IPC: G06F1/04 , G06F15/173
Abstract: 本发明公开了一种基于多内核DSP的内核间时序同步方法和数据传输方法，所述内核间时序同步方法包括：设置DSP的系统时钟，所述DSP按照预定义的定时周期发送定时中断；设置所述DSP中的第一内核的第一计算周期，第二内核的第二计算周期，所述第一计算周期大于等于所述定时周期，所述第一计算周期小于所述第二计算周期；所述第一内核根据接收的定时中断确定所述第一内核中第一计算周期的第一起点和第二计算周期的第二起点，并分别发送中断至所述第二内核作为所述第二内核中第一计算周期和第二计算周期的起点。本发明提供的实施例能够解决多内核DSP中内核间不同计算周期的时序同步问题，并有效提高内核间的数据传输效率。
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