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公开(公告)号：CN111125697B
公开(公告)日：2022-03-04
申请号：CN201911113284.4
申请日：2019-11-14
Applicant: 北京理工大学 , 工业和信息化部计算机与微电子发展研究中心(中国软件评测中心)
Abstract: 本发明公开了基于缺陷摘要的智能合约缺陷可触发性检测方法及系统，该方法包括：对待检测的智能合约进行缺陷检测，提取出一个或多个缺陷摘要；智能合约被调用时，获取实时合约状态数据集合及合约调用数据集合；使用实时状态数据和调用数据，对智能合约的各个缺陷摘要中预设初始符号值进行替换；对符号被替换后的缺陷摘要进行求解，若缺陷摘要的路径约束和缺陷触发条件约束同时有解，检测出所述智能合约在被调用时会触发缺陷。该方法通过将缺陷摘要和智能合约的实时状态数据与合约调用数据相结合来快速判断智能合约中缺陷的可触发性，能够解决现在智能合约缺陷检测中由于没有考虑真实数据而产生的高误报的问题，提高智能合约缺陷检测的准确率。
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公开(公告)号：CN111125697A
公开(公告)日：2020-05-08
申请号：CN201911113284.4
申请日：2019-11-14
Applicant: 北京理工大学 , 工业和信息化部计算机与微电子发展研究中心(中国软件评测中心)
Abstract: 本发明公开了基于缺陷摘要的智能合约缺陷可触发性检测方法及系统，该方法包括：对待检测的智能合约进行缺陷检测，提取出一个或多个缺陷摘要；智能合约被调用时，获取实时合约状态数据集合及合约调用数据集合；使用实时状态数据和调用数据，对智能合约的各个缺陷摘要中预设初始符号值进行替换；对符号被替换后的缺陷摘要进行求解，若缺陷摘要的路径约束和缺陷触发条件约束同时有解，检测出所述智能合约在被调用时会触发缺陷。该方法通过将缺陷摘要和智能合约的实时状态数据与合约调用数据相结合来快速判断智能合约中缺陷的可触发性，能够解决现在智能合约缺陷检测中由于没有考虑真实数据而产生的高误报的问题，提高智能合约缺陷检测的准确率。
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公开(公告)号：CN113254342B
公开(公告)日：2024-07-23
申请号：CN202110625046.2
申请日：2021-06-04
IPC: G06F11/36
Abstract: 本发明公开了一种基于动态二进制插桩的可回溯仿真方法及系统，该方法包括：通过动态二进制插桩方法对正在运行的仿真程序和底层操作系统之间引入虚拟文件层；根据动态二进制插桩方法拦截目标函数参数，对仿真系统模型组件的各个接口加以拦截，以获得仿真事件状态；根据仿真事件状态，构建基于事件的检查点。该方法利用动态二进制插桩技术，在不修改仿真程序源代码的情况下，插入虚拟文件层拦截所有文件操作，在内存中的缓冲区执行，避免了内存和磁盘文件在重启检查点时的不一致问题。此外，由动态插桩引入的额外代码和原程序执行在同一个地址空间中，通过拦截仿真模型组件相关接口，基于获取的仿真事件状态信息设置检查点，具有更强的实用性。
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公开(公告)号：CN116405426A
公开(公告)日：2023-07-07
申请号：CN202211143865.4
申请日：2022-09-20
Applicant: 北京理工大学
Abstract: 本发明涉及一种基于同步哈密顿环的TriBA‑cNoC死锁避免方法，属于计算机众核处理器技术领域。本方法解决了TriBA‑cNoC节点因共享存储转发缓冲区以及共享物理传输通道导致死锁的技术问题，基于TriBA‑cNoC的拓扑特征，能够避免当前众核处理器普遍存在的通用性受限中，由于数据传输方向的随机性极易导致通信死锁，通常只能由用户提供面向应用的静态路由，或只能利用部分物理通道构成同步环网。本方法避免了握手信号的使用，不需前方节点反馈其缓冲区占用状况信息，进而缩小了时间代价，提高了通信性能，为TriBA‑cNoC以及基于该片上网络的多/众核处理器的通用性奠定基础。
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公开(公告)号：CN112698960B
公开(公告)日：2022-08-09
申请号：CN202011575492.9
申请日：2020-12-28
Applicant: 北京理工大学
Abstract: 本发明涉及基于子图分类传输数据的基三核间网络防死锁方法，属于众核处理器体系结构技术领域。该方法包括：A)子图划分，将所述网络的拓扑TCF分解为基于尖端节点的子图及其平行子图。B)传输分类，选定任一尖端子图及平行子图和数据传输创建时所对应的边属于的为2型数据、属于的为3型数据、其它为1型数据；C)当1型数据因通信进入所属边时数据类型转变为2型、进入所属边时数据类型转变为3型；D)使用拓扑为TCF的3个物理网络或者一个物理网络的3个逻辑/虚拟网络分别用于3种类型数据的传输。该方法可用于所有与TriBA‑cNoC拓扑同构的网络或子网防止共享存储转发缓冲区通信死锁。
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Patent Agency Ranking
公开(公告)号：CN114490397A
公开(公告)日：2022-05-13
申请号：CN202210107064.6
申请日：2022-01-28
Applicant: 北京理工大学
IPC: G06F11/36
Abstract: 本发明公开了一种基于集成学习的端云协同代码缺陷检测方法及系统，代码缺陷检测方法包括以下步骤，采集第一测试样本的第一缺陷代码，获取第一缺陷代码的第一缺陷特征以及第一缺陷特征对应的第二测试样本；基于待测代码和第二测试样本的相似度，获取第三测试样本以及第三测试样本的第二缺陷特征；根据第二缺陷特征和第三测试样本对应的第一缺陷特征，获取待测代码的识别准确率；基于识别准确率，通过采集待测代码的第二缺陷代码，获取第二缺陷代码的第三缺陷特征；通过端云协同的技术设计，实现了对待测代码的缺陷检测；本发明有效的保护了用户的知识产权，并且能够获得较高的缺陷检测准确率。
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公开(公告)号：CN104636085B
公开(公告)日：2017-10-03
申请号：CN201510040741.7
申请日：2015-01-27
Applicant: 北京理工大学
IPC: G06F3/06
Abstract: 本发明涉及一种片上网络消息缓冲区的存储管理模块，属于计算机体系结构及芯片设计领域，该模块负责片上网络计算节点各个端口接收和转发消息时缓冲区存储单元的分配与回收，本发明的存储管理模块采用多端口同步访问模式，多个端口可同时申请或释放消息缓冲区中的存储单元；申请存储单元过程采用预先分配策略，不是申请时才分配，而是在初始化时预先为每个端口分配存储单元，之后每次有端口申请存储单元时再预先为下一次申请提前分配好存储单元。对比现有技术，本发明通过多端口并发访问和预先分配策略缩短了存储单元分配和回收的时间，从而减小了消息存储转发的延迟，提高了存储效率，采用环形队列保存缓冲区空闲存储单元地址，简化了电路设计。
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公开(公告)号：CN105718603A
公开(公告)日：2016-06-29
申请号：CN201610196154.1
申请日：2016-03-31
IPC: G06F17/30
CPC classification number: G06F16/26
Abstract: 本发明涉及一种基于蜡烛图的时序数据可视化方法及装置，属于计算机软件设计与实现领域，包括数据处理阶段和可视化显示阶段：在数据处理阶段对于设定的数据区间大小，线性扫描输入的时序数据，计算每个区间的开始值、结束值、最大值、最小值、平均值和标准差，然后将数据存储在关系数据库中；在可视化显示阶段，根据用户指定的显示层级，对已有数据区间进行合并，根据现有数据区间的统计值计算得到合并之后的数据区间的统计值，使用蜡烛图和折线图对数据区间的统计值进行可视化展示。对比现有技术，本发明计算复杂度低，简单实用，可应用于各类工业控制系统时序数据的可视化。
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公开(公告)号：CN102622192B
公开(公告)日：2014-11-19
申请号：CN201210046908.7
申请日：2012-02-27
Applicant: 北京理工大学
Abstract: 本发明提出的一种弱相关多端口并行存储控制器，与外围设备中的访存单元和包含多个存储块的存储体连接，能够实现外围设备中的访存单元与外围设备中的存储体之间的多端口并行存储；其包括：存储器端口模块、仲裁模块、地址生成模块、端口转接模块。本发明提出的多端口并行存储控制器具有如下优点：①支持任意长度的块读写，灵活度更高；②地址和数据的传输复用同一组信号线完成，大大降低了系统中传输信号线的数量，利于布局布线的实施，降低了系统的复杂性和成本；③本发明所提出的多端口并行存储控制器结构简单，使用信号传输线较少，能够支持大规模多端口存储器的设计与实现，提高多个处理器并行访存的效率。
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公开(公告)号：CN102622192A
公开(公告)日：2012-08-01
申请号：CN201210046908.7
申请日：2012-02-27
Applicant: 北京理工大学
Abstract: 本发明提出的一种弱相关多端口并行存储控制器，与外围设备中的访存单元和包含多个存储块的存储体连接，能够实现外围设备中的访存单元与外围设备中的存储体之间的多端口并行存储；其包括：存储器端口模块、仲裁模块、地址生成模块、端口转接模块。本发明提出的多端口并行存储控制器具有如下优点：①支持任意长度的块读写，灵活度更高；②地址和数据的传输复用同一组信号线完成，大大降低了系统中传输信号线的数量，利于布局布线的实施，降低了系统的复杂性和成本；③本发明所提出的多端口并行存储控制器结构简单，使用信号传输线较少，能够支持大规模多端口存储器的设计与实现，提高多个处理器并行访存的效率。
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