公开(公告)号：CN115237847A

公开(公告)日：2022-10-25

申请号：CN202210814240.X

申请日：2022-07-11

Applicant: 北京工业大学

Inventor： 王智勇 ,  王野宁

IPC: G06F15/16 ,  G06F15/173

Abstract: 本发明公开了一种超算芯片架构，包括：多个存储路由器和多个处理器；每个存储路由器通过数据线与周围具有第一临近关系的存储路由器和/或处理器相连，第一临近关系为以当前存储路由器的中心为原点向外分出间隔一致的N个方向，在每个方向的最临近当前存储路由器的存储路由器或处理器；每个处理器通过数据线与周围具有第二临近关系的存储路由器相连，第二临近关系为以当前处理器的中心为原点向外分出间隔一致的M个方向，在每个方向的最临近当前处理器的存储路由器。本发明可以在较小的空间内容纳大量的计算和存储元件，充分利用微小型超级计算设备的内部空间，增加计算资源，提升计算机算力。

公开(公告)号：CN119126540A

公开(公告)日：2024-12-13

申请号：CN202411246974.8

申请日：2024-09-06

Applicant: 北京工业大学

Inventor： 王智勇 ,  周圆策 ,  王野宁

IPC: G05B11/42

Abstract: 本发明公开了一种用于直流无刷电机控制的串级PID控制的并行系统，采用多核处理器实现串级PID控制算法的并行；其中，所述多核处理器的处理内核数量不小于串级PID控制算法的子PID控制器的数量；采用任务分配与调度策略，将串级PID控制算法的执行过程细分为多个线程的子PID，将每个子PID的运算任务分配给多核处理器的不同处理内核上并行执行，同时利用多核处理器内部的通信机制实现子PID间的数据共享与传递。本发明通过拆解串级PID算法的任务到多核处理器中，成倍提高了串级PID控制算法的执行效率，从而提高了直流无刷电机的响应速度。

公开(公告)号：CN116303220A

公开(公告)日：2023-06-23

申请号：CN202310307038.2

申请日：2023-03-27

Applicant: 北京工业大学

Inventor： 王智勇 ,  王野宁

IPC: G06F15/173 ,  G06F15/78

Abstract: 本发明公开了一种叠层相干多核可重构数字信号处理器架构，包括：多层结构；每层结构包括：多个存储路由器和多个处理器；每个存储路由器通过数据线与周围具有第一临近关系的存储路由器和/或处理器相连；每个处理器通过数据线与周围具有第二临近关系的存储路由器相连；在相邻的两层结构之间：一层的存储路由器与另一层具有第三邻近关系的存储路由器和处理器通过数据线相连，一层的处理器与另一层具有第四第三邻近关系的存储路由器通过数据线相连。本发明可以在较小的空间内容纳大量的计算和存储元件，增加计算资源，提升计算机算力。