公开(公告)号：CN105720972A

公开(公告)日：2016-06-29

申请号：CN201610027670.1

申请日：2016-01-15

Applicant: 北京大学(天津滨海)新一代信息技术研究院

Inventor： 盖伟新 ,  赵彤

IPC: H03L7/08

CPC classification number: H03L7/0807

Abstract: 本发明涉及一种用于高速数据传输接收器的投机式时钟数据恢复电路系统，包括由采样器、分接器、鉴相器、数字低通滤波器、解码器和相位差值器构成的环路；所述数字低通滤波器包含至少一级累加器，该累加器包括两个加法器、一个多路选择器和一个D触发器；所述鉴相器输出的超前或滞后的判决结果都作为所述累加器的输入，该累加器的两个加法器分别输出当前周期的超前或滞后两种可能的累加输出值，之后根据当前周期的鉴相器的输出值，控制多路选择器选择正确的累加器输出结果，并输入D触发器。本发明的投机式时钟数据恢复电路系统可为一阶、两阶或多阶，能够有效减少时钟数据环路的延时，提高系统的稳定性，增强对于抖动的抗干扰能力。

公开(公告)号：CN105720972B

公开(公告)日：2019-02-01

申请号：CN201610027670.1

申请日：2016-01-15

Applicant: 北京大学(天津滨海)新一代信息技术研究院

Inventor： 盖伟新 ,  赵彤

IPC: H03L7/08

Abstract: 本发明涉及一种用于高速数据传输接收器的投机式时钟数据恢复电路系统，包括由采样器、分接器、鉴相器、数字低通滤波器、解码器和相位差值器构成的环路；所述数字低通滤波器包含至少一级累加器，该累加器包括两个加法器、一个多路选择器和一个D触发器；所述鉴相器输出的超前或滞后的判决结果都作为所述累加器的输入，该累加器的两个加法器分别输出当前周期的超前或滞后两种可能的累加输出值，之后根据当前周期的鉴相器的输出值，控制多路选择器选择正确的累加器输出结果，并输入D触发器。本发明的投机式时钟数据恢复电路系统可为一阶、两阶或多阶，能够有效减少时钟数据环路的延时，提高系统的稳定性，增强对于抖动的抗干扰能力。