公开(公告)号：CN116504720A

公开(公告)日：2023-07-28

申请号：CN202310535127.2

申请日：2023-05-12

Applicant: 北京大学

Inventor： 黎明 ,  施明旻 ,  许晓燕 ,  安霞 ,  黄如

IPC: H01L21/8238 ,  B82Y40/00

Abstract: 本发明公开了一种全包围栅极纳米片CMOS器件集成方法，属于超大规模集成电路制造技术领域。本发明在伪栅和外侧墙形成后，形成第二次外侧墙，通过在内侧墙凹陷内填充与二次外侧墙相同的介质材料，利用循环刻蚀工艺，将第二次外侧墙及其下部的Si/内侧墙沿相同的界面刻蚀去除，形成最终的内侧墙。与现有的通过单层外侧墙来形成内侧墙的方法相比，本发明提出的二次外侧墙方法，其内侧墙与栅长的结构参数完全由伪栅长度、第一次外侧墙厚度厚度以及SiGe腐蚀量决定。并且在N/P型区域形成的结构保持一致，有效避免了在N/P型器件之间存在工艺差异和片间涨落。

公开(公告)号：CN118284040A

公开(公告)日：2024-07-02

申请号：CN202410253969.3

申请日：2024-03-06

Applicant: 北京大学

Inventor： 黎明 ,  施明旻 ,  毕然 ,  许晓燕 ,  安霞 ,  黄如

IPC: H10B12/00 ,  B82Y10/00 ,  B82Y40/00

Abstract: 本发明公开一种垂直超薄沟道DRAM单元器件的制备方法，属于超大规模集成电路制造技术领域。本发明通过淀积薄膜厚度定义垂直沟道的宽度，实现超越光学光刻精度的沟道尺寸控制，并减少了定义有源区的光刻次数，实现了垂直超薄沟道DRAM单元器件的制备。采用本发明提高了DRAM存储密度，可以更紧凑地实现4F2单元。

公开(公告)号：CN118119182A

公开(公告)日：2024-05-31

申请号：CN202410253970.6

申请日：2024-03-06

Applicant: 北京大学

Inventor： 黎明 ,  施明旻 ,  毕然 ,  许晓燕 ,  安霞 ,  黄如

IPC: H10B12/00 ,  B82Y10/00 ,  B82Y40/00

Abstract: 本发明公开一种垂直超薄沟道DRAM单元器件的制备方法，属于超大规模集成电路制造技术领域。本发明通过淀积薄膜厚度定义垂直沟道的宽度，实现超越光学光刻精度的沟道尺寸控制，并减少了定义有源区的光刻次数，实现了垂直超薄沟道DRAM单元器件的制备。采用本发明提高了DRAM存储密度，为实现4F2单元提供了可能性。