公开(公告)号：CN119399237A

公开(公告)日：2025-02-07

申请号：CN202411426972.7

申请日：2024-10-11

Applicant: 鹏城实验室 ,  北京大学深圳研究生院

Inventor： 廖立伟 ,  郑小云 ,  孟现东 ,  王荣刚

IPC: G06T7/194 ,  G06T17/00

Abstract: 本申请实施例提供三维场景中前景目标提取方法、装置、设备和存储介质，涉及三维图像处理技术领域。该方法基于场景图像对目标场景进行三维重建得到三维高斯点云；响应于其中一个场景图像对应的目标选择指令得到分割参数，将分割参数和分割场景图像输入目标分割模型得到前景目标掩膜；将三维高斯点云投影在分割场景图像对应的成像平面上得到三维高斯点云中每个高斯点对应的投影点，基于投影点的投影位置和前景目标掩膜选取部分高斯点作为前景高斯点；基于前景高斯点得到三维前景目标。构建二维的场景图像和三维高斯点云之间的映射桥梁，利用二维的前景目标掩膜约束三维高斯点云，从而准确分离三维前景目标，提升前景目标的分离提取效率。

公开(公告)号：CN109784489A

公开(公告)日：2019-05-21

申请号：CN201910038533.1

申请日：2019-01-16

Applicant: 北京大学软件与微电子学院 ,  常瀛修 ,  廖立伟 ,  曹健 ,  于敦山

Inventor： 常瀛修 ,  廖立伟 ,  曹健

IPC: G06N3/08 ,  G06N3/04 ,  G06F9/30

Abstract: 本发明公开了基于FPGA的卷积神经网络IP核，其目的是在现场可编程逻辑阵列(FPGA)上实现卷积神经网络的运算加速。本发明根据卷积神经网络的基本模型，其具体架构包含卷积运算IP核、池化运算IP核、全连接运算IP核、冒泡法卷积层、冒泡法池化层、全连接层、特征图存储模块和参数存储模块。本发明各类IP核支持不同规模的卷积神经网络构建，根据所需的网络模型，实例化不同种类和数量的IP核。通过实例化IP核构建不同的神经网络层，充分利用FPGA的并行性实现卷积神经网络运算加速。通过Verilog HDL语言设计IP核实现不同FPGA移植。本发明极大提升卷积神经网络运算速度和效率，降低其处理功耗。

公开(公告)号：CN109784489B

公开(公告)日：2021-07-30

申请号：CN201910038533.1

申请日：2019-01-16

Applicant: 北京大学软件与微电子学院 ,  常瀛修 ,  廖立伟 ,  曹健 ,  于敦山

Inventor： 常瀛修 ,  廖立伟 ,  曹健

IPC: G06N3/08 ,  G06N3/04 ,  G06F9/30

Abstract: 本发明公开了基于FPGA的卷积神经网络IP核，其目的是在现场可编程逻辑阵列(FPGA)上实现卷积神经网络的运算加速。本发明根据卷积神经网络的基本模型，其具体架构包含卷积运算IP核、池化运算IP核、全连接运算IP核、冒泡法卷积层、冒泡法池化层、全连接层、特征图存储模块和参数存储模块。本发明各类IP核支持不同规模的卷积神经网络构建，根据所需的网络模型，实例化不同种类和数量的IP核。通过实例化IP核构建不同的神经网络层，充分利用FPGA的并行性实现卷积神经网络运算加速。通过Verilog HDL语言设计IP核实现不同FPGA移植。本发明极大提升卷积神经网络运算速度和效率，降低其处理功耗。

公开(公告)号：CN111914306A

公开(公告)日：2020-11-10

申请号：CN201910400189.6

申请日：2019-05-08

Applicant: 北京大学

Inventor： 冯建华 ,  孙武 ,  廖立伟

IPC: G06F21/76

Abstract: 本发明涉及一种远程控制CPU激活硬件木马的方法，该方法主要包含两个部分：第一部分通过对开源CPU(or1200)的架构以及指令集的分析，找到了一个CPU正常工作时永远不会翻转的节点一EPCR寄存器的第0位作为A2硬件木马的插入节点。选取EPCR寄存器的第0位节点，可有效避免硬件木马在使用过程中被误触发而被检测到。通过对or1200架构的分析，找到EPCR寄存器的地址，通过汇编语言的编写和交叉编译，可获得or1200可执行的机器码，让CPU执行该段程序后能够成功的激活A2木马。第二部分则是通过使用外部中断的功能，用无线模块远程控制CPU执行，经过交叉编译得到的二进制机器码后，可激活or1200中的A2木马。