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公开(公告)号：CN116795685A
公开(公告)日：2023-09-22
申请号：CN202310280811.0
申请日：2023-03-21
Applicant: 北京京航计算通讯研究所 , 北京深维科技有限公司
IPC: G06F11/36 , G06F8/41 , G06F30/33 , G06F30/327
Abstract: 本发明涉及一种Verilog代码缺陷检测方法和系统，属于FPGA测试领域。本发明的方法和系统基于缺陷检测需求和原始Verilog代码，得到待检测Verilog代码；描述Verilog保留字、结构、变量名称分别与CST标签/标签组的对应关系，描述Verilog变量名称与LLHD变量名称的对应关系，描述CST表达中的键值对与LLHD表达式的对应关系；基于上述各对应关系，将待检测Verilog代码转换为CST表达和LLHD表达；基于缺陷检测需求分别编写对应CST表达和/或LLHD表达的缺陷检测函数进行缺陷检测，可以检测出Verilog代码缺陷，并确定缺陷所在的Verilog代码行。本发明通过将Verilog代码转换为具象语法树CST表达和底层硬件描述LLHD表达两种中间表示，实现了Verilog代码中的语义级缺陷的检测，并且实现了缺陷检测规则的定制。
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公开(公告)号：CN112437308A
公开(公告)日：2021-03-02
申请号：CN202011261404.8
申请日：2020-11-12
Applicant: 北京深维科技有限公司
IPC: H04N19/176 , H04N19/423 , H04N19/436 , H04N19/625 , H04N19/70 , H04N19/15
Abstract: 本发明公开了一种WebP编码方法及装置，应用于包含FPGA加速卡和CPU端的设备上，FPGA加速卡的DDR缓存端接收到CPU端发送的目标图片；FPGA加速卡从DDR缓存端读取目标图片的YUV图像数据，并将YUV图像数据的WebP编码过程，划分为顺序执行的多个编码步骤进行流水线并行处理，以得到编码后的WebP码流；FPGA加速卡回传WebP码流至所述DDR缓存端；DDR缓存端将所述WebP码流发送至CPU端。通过本发明实现了WebP编码算法的流水线并行处理，从而提高了WebP编码算法的运行速度，进而提高了WebP编码效率。
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公开(公告)号：CN109862361B
公开(公告)日：2020-09-29
申请号：CN201910108721.7
申请日：2019-02-03
Applicant: 北京深维科技有限公司
IPC: H04N19/186 , H04N19/436
Abstract: 本发明公开了一种webp图像编码方法、装置及电子设备，所述方法包括：获取Webp格式的图像数据，对所述图像数据进行分割，获得Y分量、U分量和V分量，通过FPGA分别对Y分量、U分量和V分量进行并行编码处理，获得编码Y分量、编码U分量和编码V分量，根据编码Y分量、编码U分量和编码V分量获得图像编码数据。通过FPGA采用并行的方式分别对Y分量、U分量和V分量进行处理，编码效果好，提高了对webp格式的图像的编码的实时性。解决了现有技术问题中存在的对webp格式的图像的编码速度慢，难以满足实时性及带宽需求的技术问题，达到了编码效果好，提高了对webp格式的图像的编码的实时性的技术效果。
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公开(公告)号：CN106411316A
公开(公告)日：2017-02-15
申请号：CN201610805256.9
申请日：2016-09-06
Applicant: 北京深维科技有限公司
IPC: H03K19/177
CPC classification number: H03K19/17728
Abstract: 本发明公开了一种查找表工艺映射方法，所述方法包括：当确定逻辑电路存在组合逻辑环时，断开逻辑电路中构成组合逻辑环的第一逻辑门和第二逻辑门之间的一端电路连接；在第一逻辑门被断开连接的第一输入端插入外部输入，在第二逻辑门被断开连接的第二输出端插入外部输出；对断开组合逻辑环后的逻辑电路进行查找表映射；恢复逻辑电路中的组合逻辑环，并删除外部输入和外部输出。在确定逻辑电路中存在组合逻辑环时，首先要断开构成组合逻辑环中第一逻辑门和第二逻辑门之间的一端电路连接，并在断开连接处，分别插入外部输入和外部输出。然后对断开组合逻辑环后的逻辑电路进行查找映射。通过该方法，实现了对包含组合逻辑环的逻辑电路进行查找表映射。
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公开(公告)号：CN106407023A
公开(公告)日：2017-02-15
申请号：CN201610805258.8
申请日：2016-09-06
Applicant: 北京深维科技有限公司
IPC: G06F9/54
CPC classification number: G06F9/546 , G06F2209/548
Abstract: 本发明涉及一种基于多核处理器的现场可编程门阵列芯片的并行布线方法。该方法流程可以分为主线程和至少一个子线程。主线程对FPGA芯片的源节点进行识别，获取源节点关联的第一候选节点，之后主线程根据第一候选节点的数量和多核处理器的核数，确定子线程的数量，并启动子线程；主线程根据第一候选节点的数量，启动与数量相同的子线程。主线程通过向子线程依次发送第一候选节点，接收子线程根据第一候选节点并行计算出的相应COST值。主线程对最低的COST值对应的第一候选节点进行识别，根据识别结果，对FPGA芯片进行布线。该方法通过子线程对候选节点COST值的并行计算，有效的降低了布线的运行时间。
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Patent Agency Ranking
公开(公告)号：CN112437309A
公开(公告)日：2021-03-02
申请号：CN202011261407.1
申请日：2020-11-12
Applicant: 北京深维科技有限公司
IPC: H04N19/176 , H04N19/423 , H04N19/436 , H04N19/625 , H04N19/15
Abstract: 本发明公开了一种JPEG编码方法及装置，应用于图像处理领域，FPGA加速卡的DDR缓存端接收CPU端发送的目标图片；FPGA加速卡从DDR缓存端读取目标图片的RGB数据，并将RGB数据的JPEG编码过程，划分为多个顺序执行的编码步骤进行流水线并行处理，以得到编码后的JPEG码流；FPGA加速卡回传所述JPEG码流至所述DDR缓存端；DDR缓存端将JPEG码流发送至CPU端，通过本发明提高了JPEG编码算法的运行速度，进而提高了JPEG编码效率。
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公开(公告)号：CN112150567A
公开(公告)日：2020-12-29
申请号：CN202011228788.3
申请日：2020-11-06
Applicant: 北京深维科技有限公司
IPC: G06T9/00
Abstract: 本申请实施例提供了一种HEIF图像编码方法及相关设备，用于提高在HEIF格式的图片编码时的实时性。所述HEIF图像编码方法包括：获取HEIF图像数据；对图像数据进行计算，获得图像数据分量；对所述图像数据分量进行编程处理，获得所述HEIF图像数据的编码数据。
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公开(公告)号：CN109862361A
公开(公告)日：2019-06-07
申请号：CN201910108721.7
申请日：2019-02-03
Applicant: 北京深维科技有限公司
IPC: H04N19/186 , H04N19/436
Abstract: 本发明公开了一种webp图像编码方法、装置及电子设备，所述方法包括：获取Webp格式的图像数据，对所述图像数据进行分割，获得Y分量、U分量和V分量，通过FPGA分别对Y分量、U分量和V分量进行并行编码处理，获得编码Y分量、编码U分量和编码V分量，根据编码Y分量、编码U分量和编码V分量获得图像编码数据。通过FPGA采用并行的方式分别对Y分量、U分量和V分量进行处理，编码效果好，提高了对webp格式的图像的编码的实时性。解决了现有技术问题中存在的对webp格式的图像的编码速度慢，难以满足实时性及带宽需求的技术问题，达到了编码效果好，提高了对webp格式的图像的编码的实时性的技术效果。
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公开(公告)号：CN106649936A
公开(公告)日：2017-05-10
申请号：CN201610857725.1
申请日：2016-09-27
Applicant: 北京深维科技有限公司
IPC: G06F17/50
Abstract: 本发明涉及一种基于汇节点的并行布线方法，该方法包括：主线程将当前布线的线网中的所有汇节点添加到主线程的第一队列中，并启动多个子线程；主线程在接收到子线程的布线请求后，判断第一队列是否为空，当第一队列不为空时，主线程将第一队列中的一个汇节点发送给对应布线请求的子线程，子线程在完成汇节点的布线后，向主线程发送布线成功报告以及布线请求；或者当第一队列为空时，对多个子线程发送结束通知，以便子线程结束进程，并在结束进程后向主线程发送进程结束通知；主线程根据进程结束通知判断布线进度，当多个子线程均结束进程之后，结束布线。该方法适用于单核以及多核处理器布线，提高了布线的速度，简化了布线过程。
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公开(公告)号：CN106445880A
公开(公告)日：2017-02-22
申请号：CN201610807065.6
申请日：2016-09-06
Applicant: 北京深维科技有限公司
IPC: G06F17/10
CPC classification number: G06F17/10
Abstract: 本发明公开了一种加速布线方法，所述方法包括：根据所有线网的布线顺序从先入先出队列中取出第一线网；当确定第一线网存在拥挤，且确定第一线网扇出大于第一预定阈值时，则判断当前迭代周期是否为特殊迭代周期；当确定当前迭代周期为特殊迭代周期时，则将第一线网拆线后重新绕线；当确定当前迭代周期为非特殊迭代周期时，判断当前的先入先出队列是否为空队列；当当前的先入先出队列为非空队列时，从当前的先入先出队列中取出第二线网，重复执行当前迭代周期的迭代流程；当当前的先入先出队列为空队列时，结束当前迭代周期的迭代流程。
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