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公开(公告)号：CN112434479B
公开(公告)日：2023-09-08
申请号：CN202011317256.7
申请日：2020-11-23
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06F30/337
Abstract: 本发明涉及一种高速算法接口电路结构及其控制方法，其包括：输入数据帧解析模块、输入控制流缓冲模块、输入数据流缓冲模块、算法模块和输出缓冲模块；输入数据帧解析模块对信号A进行帧结构解析，脱去数据安全防护，生成控制流信号B和数据流信号D；输入控制流缓冲模块和输入数据流缓冲模块分别暂存控制流信号B和数据流信号D，并根据先入先出原则分别弹出信号C和信号E；算法模块根据信号C和信号E启动运算，得到运算结果信号F；输出缓冲模块暂存信号F，并根据先入先出原则弹出信号G。本发明分别设置控制流和数据流缓冲，可灵活配置控制流与数据流信号，适用于具有高速算法吞吐率和算法运算配置实时改变需求的应用场景。
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公开(公告)号：CN110908634A
公开(公告)日：2020-03-24
申请号：CN201911106360.9
申请日：2019-11-13
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 本发明提出一种用于保护安全算法密钥传输安全性的随机数序列产生装置及其控制方法，包括随机序列模式控制器、随机数发生器、随机序列调制器，用来对于输入的原始等差数列进行乱序调制，输出完整的随机序列。该装置产生的随机序列可用于打乱在总线上传输的安全算法密钥的顺序，从而达到在密钥传输时，防止攻击者对于密钥传输过程进行模板攻击的可能性。
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公开(公告)号：CN119995836A
公开(公告)日：2025-05-13
申请号：CN202510265422.X
申请日：2025-03-06
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 本公开提供抗侧信道攻击和故障攻击的综合防护方法及相关装置，该方法包括在对称密码算法每一轮中：通过对称密码算法的采用线性运算的第一运算模块对初始数据中的输入数据、多个随机数以及输入数据与随机数的异或结果进行处理，得到多个第一分量；对多个第一分量两两异所得结果进行去重处理并剔除输入数据经处理所得第一分量，得到中间数据；通过对称密码算法的第二运算模块对中间数据所包括数据进行处理，得到多个第二分量；将多个第二分量划分为多个数据组，经处理得到同一数据组中第二分量的数据进行异或得到输入数据经处理所得第一分量；判断多个数据组各自所包括数据的异或结果是否相等，若不相等则不输出任一数据组所包括数据的异或结果。
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公开(公告)号：CN113689635B
公开(公告)日：2023-05-12
申请号：CN202110798342.2
申请日：2021-07-15
Applicant: 北京中电华大电子设计有限责任公司
IPC: G07G1/00
Abstract: 本发明公开了一种防止误触发的防拆电路结构及方法，包括供电电路模块、防拆检测电路模块、互补型防拆检测电路模块、防拆信号稳定电路模块、冗余判断电路模块、安全芯片。防拆检测电路输出信号和互补型防拆检测电路的输出信号同时进入防拆信号稳定电路，防拆信号稳定电路的输出信号到安全芯片相应的检测端口，同时，冗余判断电路输出的信号输出到安全芯片另一个端口。本发明设置了互补型防拆检测电路和防拆信号稳定电路，可以有效地防止防拆电路本身故障引起的误触发；结合冗余判断电路，在安全芯片端对接收到的触发信号进行冗余判断，可以有效地保障电路通路上触发信号的正确性和稳定性。
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公开(公告)号：CN113886898A
公开(公告)日：2022-01-04
申请号：CN202111026062.6
申请日：2021-09-02
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 本发明涉及一种基于PUF和生物特征的防伪结构和方法，其包括：第一特征采集模块、第二特征采集模块、数据融合模块、安全隔离模块。其中，第一特征采集模块，使用PUF(物理不可克隆函数，physical unclonable function)采集芯片特征，并将芯片特征进行编码和纠偏，生成信号A；第二特征采集模块采集生物特征，并将生物特征进行编码，生成信号B；数据融合模块将接收到的信号A、信号B和信号C，按照一定的格式和方式生成信号D；安全隔离模块将信号D进行混淆生成信号E。信号E可作为秘密信息用于密钥或敏感信息的保护。本发明将芯片特征和生物特征绑定，可实现对于需要密码服务的金融服务达到防复制防伪造的效果，避免用户的财产损失。
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Patent Agency Ranking
公开(公告)号：CN112434479A
公开(公告)日：2021-03-02
申请号：CN202011317256.7
申请日：2020-11-23
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06F30/337
Abstract: 本发明涉及一种高速算法接口电路结构及其控制方法，其包括：输入数据帧解析模块、输入控制流缓冲模块、输入数据流缓冲模块、算法模块和输出缓冲模块；输入数据帧解析模块对信号A进行帧结构解析，脱去数据安全防护，生成控制流信号B和数据流信号D；输入控制流缓冲模块和输入数据流缓冲模块分别暂存控制流信号B和数据流信号D，并根据先入先出原则分别弹出信号C和信号E；算法模块根据信号C和信号E启动运算，得到运算结果信号F；输出缓冲模块暂存信号F，并根据先入先出原则弹出信号G。本发明分别设置控制流和数据流缓冲，可灵活配置控制流与数据流信号，适用于具有高速算法吞吐率和算法运算配置实时改变需求的应用场景。
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公开(公告)号：CN117318946A
公开(公告)日：2023-12-29
申请号：CN202311153047.7
申请日：2023-09-07
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 本申请提供一个或多个实施例提供一种蒙哥马利模乘计算装置及方法，该装置包括：异步循环控制器，用于控制蒙哥马利模乘计算的循环次数；所述异步循环控制器与至少一个异步控制器采用双向握手信号进行连接；至少一个异步控制器，用于接收计算信号，并控制与所述异步控制器进行连接的寄存器基于计算参数进行蒙哥马利模乘计算；所述至少一个异步控制器分别与用于蒙哥马利模乘计算的至少一个数据寄存器进行连接；以及，所述至少一个异步控制器之间采用双向握手信号进行连接；至少一个数据寄存器，用于基于计算参数进行蒙哥马利模乘计算，并保存蒙哥马利模乘计算的中间结果，以及输出蒙哥马利模乘计算的最终结果。
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公开(公告)号：CN110688821B
公开(公告)日：2023-10-13
申请号：CN201910925904.8
申请日：2019-09-27
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06F30/398 , G06F30/20
Abstract: 本发明涉及一种复杂算法的测试激励生成器及其控制方法，其包括：固定向量生成模块、随机向量生成模块、特殊向量生成模块、时序监测模块、验证方案输入接口模块、时序信号输入接口模块和测试激励输出接口模块；固定向量生成模块产生寄存器复位读写属性等激励，随机向量生成模块产生受约束的随机化激励；特殊向量生成模块产生无法采用SystemVerilog随机化命令生成的特殊激励；测试激励生成器通过验证方案输入接口模块获取控制信号，分别控制不同的向量生成模块生成相应的测试激励，通过测试激励输出接口模块输出测试激励；测试激励生成器通过来自时序信号输入接口模块获取控制信号，控制所输出的测试激励的加载及验证启动；时序监测模块通过时序信号输入接口模块监测复杂算法验证系统的状态信息。本发明适用于纯硬件或软硬协同实现的复杂算法的测试激励生成，可以有效提高复杂算法验证的质量和效率。
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公开(公告)号：CN110908634B
公开(公告)日：2023-07-07
申请号：CN201911106360.9
申请日：2019-11-13
Applicant: 北京中电华大电子设计有限责任公司
Abstract: 本发明提出一种用于保护安全算法密钥传输安全性的随机数序列产生装置及其控制方法，包括随机序列模式控制器、随机数发生器、随机序列调制器，用来对于输入的原始等差数列进行乱序调制，输出完整的随机序列。该装置产生的随机序列可用于打乱在总线上传输的安全算法密钥的顺序，从而达到在密钥传输时，防止攻击者对于密钥传输过程进行模板攻击的可能性。
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公开(公告)号：CN109582226A
公开(公告)日：2019-04-05
申请号：CN201811351007.2
申请日：2018-11-14
Applicant: 北京中电华大电子设计有限责任公司
IPC: G06F3/06
Abstract: 本发明涉及一种高速存储访问逻辑结构及其控制方法，其包括：数据处理单元、CPU、存储控制器和存储器阵列；数据处理单元进行算法运算，CPU进行算法运算的源数据配置和结果数据读取，存储控制器进行数据处理单元和CPU对存储器阵列的访问控制，存储器阵列中存储数据处理单元的源数据和结果数据。在物联网、云计算等云端服务器应用中，此存储访问逻辑结构用于支持高速和高安全性的算法运算，从而实现云端服务器的算法运算服务在底层硬件运算级的加速。
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