一种频繁上下电时保护FPGA的快速放电电路

    公开(公告)号:CN116961394A

    公开(公告)日:2023-10-27

    申请号:CN202310714201.7

    申请日:2023-06-15

    Abstract: 本发明公开了一种频繁上下电时保护FPGA的快速放电电路,包括三极管Q1、MOS管Q2、Q3、二极管D1~D4、电容C1、C2、电阻R1~R7。二极管D1和D2阳极并联与输入电压和R1之间的公共连接点连接,D1阴极与C1、C2和R2一端连接,C1、C2和R2另一端接地。Q1的发射极与D1阴极连接,基极与D2的阴极和R3之间的公共连接点连接,集电极与R4和R6串联。Q2的G极由电源模块使能开关控制,D极与R7串联,R7接输入电压,D4阳极与Q2的D极和R7之间的公共连接点连接,D3与D4的阴极互联与Q3的G极连接,Q3的D极串联R5。R5的另一端连接3.3V电源网络并将其负载电荷量快速放完,满足在频繁上下电时对FPGA供电模块的快速放电。

    一种多通道同步收发信装置及同步方法

    公开(公告)号:CN118018052A

    公开(公告)日:2024-05-10

    申请号:CN202410011684.9

    申请日:2024-01-03

    Abstract: 本发明公开了一种多通道同步收发信装置及同步方法,主要由N个多通道信号采集发送板卡和1个频综计算板卡组成。其中,多通道信号采集发送板卡内包括时钟模块和集成式片上系统。频综计算板卡包括功分单元、时钟产生单元、合路单元、1:N缓冲单元和补偿计算单元。集成式片上系统涉及数据补偿单元、数据接收、数据生成、延时单元、多块同步单元和M个Tile块。本发明通过优化多通道同步收发信装置的设计架构,降低了同步系统的设计复杂度,减少了系统级的多通道信号同步校准所占用的资源量。

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