公开(公告)号：CN110022202B

公开(公告)日：2020-10-27

申请号：CN201910184416.6

申请日：2019-03-12

Applicant: 中国科学院软件研究所

Inventor： 张蕾 ,  张芮

IPC: H04L9/06

Abstract: 本发明公开一种搜索S盒的最少硬件实现门数的方法和S盒电路结构。搜索采用迭代分层的算法，在满足当前层硬件门数的前提下，当前层的布尔函数集是由若干基本操作作用于前若干层布尔函数集的结果；如此重复迭代，保证每层的布尔函数都有相同且最少的硬件门数。该方法包括：GE 0层，n个输入值本身就是布尔函数；GE 0.5层，使用NOT作用于GE0层的布尔函数；GE 1层，使用NAND、NOR作用于GE0层中的两个不同的布尔函数；GE 1.5‑2.5层，采用3种方式产生布尔函数；GE g≥3层，采用4种方式产生布尔函数。本发明可搜索出S盒最优的硬件实现逻辑过程，能够明显降低芯片面积、功耗和延迟，提高实现性能。

公开(公告)号：CN110022202A

公开(公告)日：2019-07-16

申请号：CN201910184416.6

申请日：2019-03-12

Applicant: 中国科学院软件研究所

Inventor： 张蕾 ,  张芮

IPC: H04L9/06

Abstract: 本发明公开一种搜索S盒的最少硬件实现门数的方法和S盒电路结构。搜索采用迭代分层的算法，在满足当前层硬件门数的前提下，当前层的布尔函数集是由若干基本操作作用于前若干层布尔函数集的结果；如此重复迭代，保证每层的布尔函数都有相同且最少的硬件门数。该方法包括：GE 0层，n个输入值本身就是布尔函数；GE 0.5层，使用NOT作用于GE0层的布尔函数；GE 1层，使用NAND、NOR作用于GE0层中的两个不同的布尔函数；GE 1.5-2.5层，采用3种方式产生布尔函数；GE g≥3层，采用4种方式产生布尔函数。本发明可搜索出S盒最优的硬件实现逻辑过程，能够明显降低芯片面积、功耗和延迟，提高实现性能。