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公开(公告)号：CN113127065A
公开(公告)日：2021-07-16
申请号：CN202110419624.7
申请日：2021-04-19
Applicant: 之江实验室 , 中国科学院计算技术研究所
IPC: G06F9/38 , G06F9/30 , G06F12/0811 , G06F12/0842 , G06F12/0875
Abstract: 本发明公开了一种基于纯缺失检测方法的存算一体程序划分方法及装置，方法包括：S1，判断代码是否为循环体；S2，如果是，将循环体的部分指令在CPU上执行，通过检测纯缺失，计算出纯缺失率，缺失检测包括：S21，当发生cache命中，记录当前的缓存行信息到命中列表中，缺失状态保持寄存器，记录缺失的缓存行信息到缺失列表中；S22，比较命中列表和缺失列表，找出纯缺失；S3，如果纯缺失率大于预设的阈值，将循环体划分到存算一体计算单元中进行计算。装置包括：CPU和存算一体单元，CPU上设有划分识别模块，该模块进行的循环采样，包括相互连接的最后一级缓存和缺失状态保持寄存器，最后一级缓存中设有纯缺失侦测部件。
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Patent Agency Ranking
公开(公告)号：CN113127065B
公开(公告)日：2022-07-08
申请号：CN202110419624.7
申请日：2021-04-19
Applicant: 之江实验室 , 中国科学院计算技术研究所
IPC: G06F9/38 , G06F9/30 , G06F12/0811 , G06F12/0842 , G06F12/0875
Abstract: 本发明公开了一种基于纯缺失检测方法的存算一体程序划分方法及装置，方法包括：S1，判断代码是否为循环体；S2，如果是，将循环体的部分指令在CPU上执行，通过检测纯缺失，计算出纯缺失率，缺失检测包括：S21，当发生cache命中，记录当前的缓存行信息到命中列表中，缺失状态保持寄存器，记录缺失的缓存行信息到缺失列表中；S22，比较命中列表和缺失列表，找出纯缺失；S3，如果纯缺失率大于预设的阈值，将循环体划分到存算一体计算单元中进行计算。装置包括：CPU和存算一体单元，CPU上设有划分识别模块，该模块进行的循环采样，包括相互连接的最后一级缓存和缺失状态保持寄存器，最后一级缓存中设有纯缺失侦测部件。
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公开(公告)号：CN118394706A
公开(公告)日：2024-07-26
申请号：CN202410446460.0
申请日：2024-04-15
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种应用于图挖掘加速的存储器，存储器用于存储以数组表示的一个或多个图数据集，每个图数据集包括多个顶点且每个顶点设置有对应的编号，其中，数组反映了图数据集中的每个顶点与其他顶点之间的连接关系，所述存储器包括全局行缓冲器和多个子阵列，其中：所述多个子阵列被配置为基于各自的子阵列控制器的激活信号同时激活并同时将各自存储的图数据传输至各自对应的子阵列行缓冲器；所述多个子阵列还被配置为，在同时激活后，根据图挖掘需求，其中一个子阵列控制器输出选通信号选通对应子阵列行缓冲器到全局行缓冲器之间的通路，以控制对应的子阵列行缓冲器传输其上的图数据至全局行缓冲器。
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公开(公告)号：CN112308222A
公开(公告)日：2021-02-02
申请号：CN202011162580.6
申请日：2020-10-27
Applicant: 之江实验室 , 中国科学院计算技术研究所
Abstract: 本发明属于计算机体系结构模拟器设计领域，涉及一种基于RRAM存算一体全系统模拟器及其设计方法，该方法为：在神经网络计算代码中，将要在存算一体阵列模块中执行的代码进行标记，根据标记进行程序划分，然后将标记出的代码进行程序加载，加载到RRAM存算一体阵列上，利用GEM5模拟器转换为伪指令并提供译码支持，所述伪指令被指定加载至特定的可操作地址空间，对应于RRAM存算一体阵列，最后通过RRAM存算一体阵列模拟模块进行模拟仿真，未标记代码分配至CPU模块进行模拟仿真。本发明能够实现全系统模拟，模拟出RRAM存算一体模块、控制器模块、内存模块以及整个系统的性能参数，为实际的存算一体体系结构设计提供方案，减少存算一体体系结构研究的设计周期。
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公开(公告)号：CN118331923A
公开(公告)日：2024-07-12
申请号：CN202410446459.8
申请日：2024-04-15
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种用于加速图挖掘的装置以及加速图挖掘的方法，所述装置包括：存内计算模块，用于根据访问的图数据进行图挖掘；第一存储介质，作为缓存，用于存储被设为复用的图数据；第二存储介质，作为加速器，其被存内计算模块访问的速度较第一存储介质更快，其数据位被配置为存储复用的图数据的头信息；控制模块，用于在存内计算模块需要访问图数据时，先查询需要访问的图数据的头信息是否存储在第二存储介质中，若是，根据查询得到的头信息从第一存储介质中读取对应的图数据供存内计算模块使用。
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公开(公告)号：CN112308222B
公开(公告)日：2023-06-23
申请号：CN202011162580.6
申请日：2020-10-27
Applicant: 之江实验室 , 中国科学院计算技术研究所
Abstract: 本发明属于计算机体系结构模拟器设计领域，涉及一种基于RRAM存算一体全系统模拟器及其设计方法，该方法为：在神经网络计算代码中，将要在存算一体阵列模块中执行的代码进行标记，根据标记进行程序划分，然后将标记出的代码进行程序加载，加载到RRAM存算一体阵列上，利用GEM5模拟器转换为伪指令并提供译码支持，所述伪指令被指定加载至特定的可操作地址空间，对应于RRAM存算一体阵列，最后通过RRAM存算一体阵列模拟模块进行模拟仿真，未标记代码分配至CPU模块进行模拟仿真。本发明能够实现全系统模拟，模拟出RRAM存算一体模块、控制器模块、内存模块以及整个系统的性能参数，为实际的存算一体体系结构设计提供方案，减少存算一体体系结构研究的设计周期。
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