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公开(公告)号:CN116367580A
公开(公告)日:2023-06-30
申请号:CN202310311669.1
申请日:2023-03-28
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种自选通存储器,包括上电极(2)、与上电极(2)相接触的上介质层(3)、下电极(6)、与下电极(6)相接触的下介质层(5)以及夹设于所述上介质层(3)和下介质层(5)之间的开关材料层(4)。本发明减少了非标工艺的数量,器件开关与存储阵列的高度显著降低,与CMOS工艺兼容性提高,更容易三维集成存储阵列层数增加,功耗降低、存储速度加快;不仅减少材料结构变化损伤,而且对热窜扰显著改善,通过二合一单元上的串联电阻可以增加正、反向阈值电压的电压差、进一步提高其可靠性。