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公开(公告)号：CN113507305B
公开(公告)日：2023-06-23
申请号：CN202110877456.6
申请日：2021-07-31
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种数字阵列波束形成装置，成本低，可靠性高。本发明通过下述技术方案实现：采用包含了一个本地晶振的时钟管理单元，通过时钟分配网络将得到的时钟、同步信号和本振信号，分路发送给前端若干个数字TR组件和高速信号预处理单元，并送往模拟光模块实现解波分复用；主控单元将多路采样数据分成两组分别送到高速信号预处理单元，在形成波束数据后，通过两片FPGA之间的高速接口交叉互传波束数据，在各自FPGA内形成独立多波束数据，将时频分发电路和波束数据处理实现的本振和时钟，同步分发到后级两个数字光模块后基带信号处理模块，配合网络交换机完成多个阵面控制模块的程序动态更新，实现波束数据双冗余备份的基带数据传输。
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公开(公告)号：CN112187269B
公开(公告)日：2023-02-28
申请号：CN202011042969.7
申请日：2020-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H03M1/12
Abstract: 本发明公开的一种可变速率模数AD高速采样电路，涉及高速数传接收机等领域。本发明通过下述技术方案实现：在两个双通道高速AD芯片之间相连时钟分配器和顺次通过时钟分配器串联的比较器、变压器、滤波器和DDS芯片，双通道高速模数AD芯片在时钟的上升沿完成采样，采用直接二进制码输出12位的转换数据信号，将输出的模数转换结果的I/Q基带信号输出至FPGA，FPGA根据需求实时将频率字控制写信号更新后送入DDS芯片，产生相位连续可变的参考时钟，时钟分配器将数字时钟转换为多路时钟提供给双通道高速AD芯片，对模拟信号进行采样，经D/A转换成4路数字基带信号IA、IB、QA、QB，并将采样数据送入FPGA进行解调。
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公开(公告)号：CN113572474B
公开(公告)日：2023-02-24
申请号：CN202110877438.8
申请日：2021-07-31
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H03M1/12
Abstract: 本发明公开的一种多通道高速AD采样装置，通用性好，采样速率高。本发明通过下述技术方案实现：FPGA电路配置锁相环PLL和高速AD芯片，将外部连接器输入或由板载晶振，通过锁相环PLL锁相后输出AD采样时钟提供给高速AD芯片作为采样时钟；模拟中频信号通过至少4个任一路SMP插座送入ADC通道上，经过模拟匹配电路后送入模数AD采集电路进行采样，根据时钟同步电路输入同步SYNC信号，将采样信号送入各自ADC通道上串联的变压器采样，转成4组支持片间同步的低电压差分信号LVDS，采样后的高速LVDS并行数据和双沿对齐时钟信号，输出到点对点或一点对多点连接的FMC连接器，完成4路模拟信号的采样。
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公开(公告)号：CN115438621A
公开(公告)日：2022-12-06
申请号：CN202211011210.1
申请日：2022-08-23
Applicant: 中国电子科技集团公司第十研究所
IPC: G06F30/398 , G06F11/07 , G06F115/06
Abstract: 本发明公开了一种综合化载荷硬件模块抗辐照设计方法，属于硬件模块抗辐照设计领域，包括步骤：遵循模块通用功能框架要求，每个数字模块由MSU、PU、RU、CMU、PSE等单元组成，且所有模型模块的模块根器件为MSU、CMU和PSE，选用宇航级器件，模块其他单元的集成电路采用非宇航级器件，无源器件采用宇航级器件；PU的DSP、PU的FPGA、RU的SRIO交换芯片的抗辐照依托于MSU实现；MSU的宇航级FPGA的运行由宇航级看门狗进行监控，当单粒子翻转效应造成其固件加载不正常、程序运行错误甚至崩溃时，看门狗将对其进行固件重加载等。本发明具有标准化通用化、高性能低成本的优点。
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公开(公告)号：CN113572474A
公开(公告)日：2021-10-29
申请号：CN202110877438.8
申请日：2021-07-31
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H03M1/12
Abstract: 本发明公开的一种多通道高速AD采样装置，通用性好，采样速率高。本发明通过下述技术方案实现：FPGA电路配置锁相环PLL和高速AD芯片，将外部连接器输入或由板载晶振，通过锁相环PLL锁相后输出AD采样时钟提供给高速AD芯片作为采样时钟；模拟中频信号通过至少4个任一路SMP插座送入ADC通道上，经过模拟匹配电路后送入模数AD采集电路进行采样，根据时钟同步电路输入同步SYNC信号，将采样信号送入各自ADC通道上串联的变压器采样，转成4组支持片间同步的低电压差分信号LVDS，采样后的高速LVDS并行数据和双沿对齐时钟信号，输出到点对点或一点对多点连接的FMC连接器，完成4路模拟信号的采样。
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Patent Agency Ranking
公开(公告)号：CN113507305A
公开(公告)日：2021-10-15
申请号：CN202110877456.6
申请日：2021-07-31
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种数字阵列波束形成装置，成本低，可靠性高。本发明通过下述技术方案实现：采用包含了一个本地晶振的时钟管理单元，通过时钟分配网络将得到的时钟、同步信号和本振信号，分路发送给前端若干个数字TR组件和高速信号预处理单元，并送往模拟光模块实现解波分复用；主控单元将多路采样数据分成两组分别送到高速信号预处理单元，在形成波束数据后，通过两片FPGA之间的高速接口交叉互传波束数据，在各自FPGA内形成独立多波束数据，将时频分发电路和波束数据处理实现的本振和时钟，同步分发到后级两个数字光模块后基带信号处理模块，配合网络交换机完成多个阵面控制模块的程序动态更新，实现波束数据双冗余备份的基带数据传输。
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公开(公告)号：CN112260689A
公开(公告)日：2021-01-22
申请号：CN202011044795.8
申请日：2020-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H03M1/12
Abstract: 本发明公开的一种自适应延时补偿串行ADC采样系统采样校准方法，旨在提供一种时序压力小，校准可靠的采样率校准方法。本发明通过下述技术方案实现：ADC芯片通过模数AD多通道串行接口连接FPGA与时钟分电路组并联组成采样率系统；信号源通过ADC模数转换芯片配置的多通道串行数据传送到FPGA运行时延参数补偿算法，将高速串化数据转换为并行数据，时钟分电路通过时钟源CLK按需改变采样频率，利用串化因子调节差分时钟IDELAY的延时；将时延参数置入FPGA中，对齐通道内数据和时钟；AD芯片配置相关寄存器退出测试序列，输出真实采样数据和模数AD测试序列，完成校准过程，实现串行ADC采样系统输入延时的校准。
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公开(公告)号：CN112187276A
公开(公告)日：2021-01-05
申请号：CN202011044863.0
申请日：2020-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H03M1/66
Abstract: 本发明公开的一种多通道DAC采样同步系统，属于高速串行接口芯片技术领域。旨在提供一种能够满足高速采样的DAC同步系统。本发明通过下述技术方实现：外部提供时钟源，FPGA加载程序，数字信号源生成模块根据时钟分配芯片提供的逻辑时钟生成数字信号源，并送入JESD204B配置模块，根据DAC芯片的通道数、DAC转换器数等信息将多通道数据组帧打包，再调用IP核提取帧数据并映射成有效的编码字，采用不同的排序方式来形成每个DAC转换器的所需的高速串行数据，DAC芯片根据配置将高速串行数据流中控制字符的帧对齐，按照JESD204B协议的要求完成解帧并输出到多通道，实现高速DAC采样多通道同步。
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公开(公告)号：CN110798211A
公开(公告)日：2020-02-14
申请号：CN201910944701.3
申请日：2019-09-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明提出了一种并行ADC采样系统传输路径延时误差的通用校准方法，旨在提供一种能够适应采样频率变化，修正多通道数据输入延时的通用方法。本发明通过下述技术方案予以实现：时钟和信号通过集成M通道的AD芯片配置为多通道输出，AD通过串行外设接口连接FPGA组成高速变采样率系统。AD对高速信号进行多通道并行采样实现第一级降速，FPGA采用串并转换原语或串并转换IP核进行串并转换实现第二级降速。FPGA配置AD发送测试序列后，启动校准指令和状态机，运行时延参数校准算法，将时延参数动态置入FPGA输入延时控制原语，对齐通道内和通道间所有数据线，AD退出测试序列输出实际信号，完成系统输入延时校准。
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公开(公告)号：CN112260689B
公开(公告)日：2023-10-13
申请号：CN202011044795.8
申请日：2020-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: H03M1/12
Abstract: 本发明公开的一种自适应延时补偿串行ADC采样系统采样校准方法，旨在提供一种时序压力小，校准可靠的采样率校准方法。本发明通过下述技术方案实现：ADC芯片通过模数AD多通道串行接口连接FPGA与时钟分电路组并联组成采样率系统；信号源通过ADC模数转换芯片配置的多通道串行数据传送到FPGA运行时延参数补偿算法，将高速串化数据转换为并行数据，时钟分电路通过时钟源CLK按需改变采样频率，利用串化因子调节差分时钟IDELAY的延时；将时延参数置入FPGA中，对齐通道内数据和时钟；AD芯片配置相关寄存器退出测试序列，输出真实采样数据和模数AD测试序列，完成校准过程，实现串行ADC采样系统输入延时的校准。
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