公开(公告)号：CN112287623B

公开(公告)日：2022-08-02

申请号：CN202011195229.7

申请日：2020-10-30

申请人： 中国电子科技集团公司第五十八研究所

发明人： 陶知 ,  侯庆庆 ,  李文学 ,  桂江华 ,  邵健

IPC分类号： G06F30/327 ,  G06F30/33 ,  G06F30/367

摘要： 本发明公开一种基于FPGA和V93000测试机的预测试平台，属于芯片测试领域，包括FPGA和V93000测试机，所述V93000测试机通过MS DPS板卡与所述FPGA的电源模块连接，为所述FPGA及外围电路供电，所述V93000测试机通过Pogo block模组与所述FPGA的IO模块进行通道直连；所述预测试平台还包括BPI FLASH模块、NorFLASH模块、时钟模块和SCI模块；其中，所述BPI FLASH模块与所述FPGA直连，用于存储SoC芯片的网表文件；所述NorFLASH模块通过电压转换后与所述FPGA进行连接，用于存储SoC芯片程序运行文件；所述FPGA通过SPI端口对所述时钟模块进行配置；所述SCI模块实现所述FPGA对串口读写的控制，与其他外设互联进行数据传输。

公开(公告)号：CN112763898A

公开(公告)日：2021-05-07

申请号：CN202011527393.3

申请日：2020-12-22

申请人： 中国电子科技集团公司第五十八研究所

发明人： 钱黎明 ,  张锐 ,  桂江华 ,  张荣 ,  周昱

IPC分类号： G01R31/3185

摘要： 本发明公开一种基于BSC单元特性的系统级边界扫描链的集成设计方法，属于集成电路可测性设计领域。在IP核的外部I/O端口下插入BSC单元，形成IP核局部边界扫描链；在SoC核心逻辑生成边界扫描链和JTAG控制器；然后在系统级，根据BSC单元的特性将IP核局部边界扫描链连接到SoC核心逻辑边界扫描链上，形成一个完整的系统级边界扫描链。在大规模集成电路可测性设计时，运用本发明的方法，能有效避免冗余测试逻辑的产生，同时减少对I/O端口的消耗，在系统级实现了简单高效的边界扫描测试，大大地降低了设计的复杂度。

公开(公告)号：CN110837241B

公开(公告)日：2021-03-30

申请号：CN201911156386.4

申请日：2019-11-22

申请人： 中国电子科技集团公司第五十八研究所

发明人： 桂江华 ,  王亚军 ,  侯庆庆 ,  吴江

IPC分类号： G05B19/042

摘要： 本发明公开一种基于SIP的采样处理系统，属于信号处理技术领域。所述基于SIP的采样处理系统包括窄带模数转换裸片NB_ADC1、NB_ADC2，用于采样窄带信号；宽带模数转换裸片WB_ADC1、WB_ADC2，用于采样宽带信号；所述窄带模数转换裸片NB_ADC1、NB_ADC2和所述宽带模数转换裸片WB_ADC1、WB_ADC2均与信号控制处理裸片相连；所述信号控制处理裸片用于实时控制和信号处理，并通过数模转换裸片DAC_1、DAC_2发出信号。所述窄带模数转换裸片NB_ADC1、NB_ADC2、所述信号控制处理裸片以及所述数模转换裸片DAC_1、DAC_2通过SIP封装为一体。

公开(公告)号：CN112287623A

公开(公告)日：2021-01-29

申请号：CN202011195229.7

申请日：2020-10-30

申请人： 中国电子科技集团公司第五十八研究所

发明人： 陶知 ,  侯庆庆 ,  李文学 ,  桂江华 ,  邵健

IPC分类号： G06F30/327 ,  G06F30/33 ,  G06F30/367

摘要： 本发明公开一种基于FPGA和V93000测试机的预测试平台，属于芯片测试领域，包括FPGA和V93000测试机，所述V93000测试机通过MS DPS板卡与所述FPGA的电源模块连接，为所述FPGA及外围电路供电，所述V93000测试机通过Pogo block模组与所述FPGA的IO模块进行通道直连；所述预测试平台还包括BPI FLASH模块、NorFLASH模块、时钟模块和SCI模块；其中，所述BPI FLASH模块与所述FPGA直连，用于存储SoC芯片的网表文件；所述NorFLASH模块通过电压转换后与所述FPGA进行连接，用于存储SoC芯片程序运行文件；所述FPGA通过SPI端口对所述时钟模块进行配置；所述SCI模块实现所述FPGA对串口读写的控制，与其他外设互联进行数据传输。

公开(公告)号：CN110659242A

公开(公告)日：2020-01-07

申请号：CN201910905187.2

申请日：2019-09-24

申请人： 中国电子科技集团公司第五十八研究所

发明人： 殷庆会 ,  桂江华 ,  赵达

IPC分类号： G06F13/42

摘要： 本发明公开一种MIL-STD-1553B总线协议控制器，属于集成电路设计互连总线技术领域。所述MIL-STD-1553B总线协议控制器包括仲裁器、配置寄存器模块、存储器模块、协议控制单元、并串转换模块、串并转换模块、曼彻斯特编码模块和曼彻斯特译码模块；其中，所述仲裁器、所述存储器模块、所述配置寄存器模块、所述并串转换模块、所述串并转换模块均和所述协议控制单元相连；所述仲裁器和所述存储器模块相连；所述并串转换模块和所述曼彻斯特编码模块相连，所述串并转换模块和所述曼彻斯特译码模块相连。本发明提供的MIL-STD-1553B总线协议控制器实现灵活可配置，能够运用在航空航天领域和民用技术领域，满足总线传输需求。

公开(公告)号：CN104636687B

公开(公告)日：2017-12-22

申请号：CN201510093298.X

申请日：2015-03-02

申请人： 中国电子科技集团公司第五十八研究所

发明人： 周昱 ,  魏敬和 ,  于宗光 ,  桂江华 ,  汤赛楠

IPC分类号： G06F21/72 ,  G06F11/273

摘要： 本发明涉及一种提高硬件木马检测分辨率的电路设计方法及高效的硬件木马检测方法。首先在完成原始电路的功能设计后，将此电路按一定的规则分成不同的区域，对各个区域加上不同的门控时钟。其次，在电路内部添加一个自测试模块，在电路内部产生多种测试向量。然后在芯片的测试过程中，通过门控时钟单元关闭不工作区域的时钟，只测量一个区域工作时的瞬态电流曲线。最后，比较不同时间窗中电路进行相同操作对应的瞬态电流曲线。若将所有不同时间窗对应的电路瞬态电流曲线进行拟合后没有超出阈值且不发生曲线交叉，则认为电路中不含硬件木马，否则认为电路中含有硬件木马。本发明尤其适合检测电路规模较小的硬件木马。

公开(公告)号：CN105786748A

公开(公告)日：2016-07-20

申请号：CN201610106026.3

申请日：2016-02-25

申请人： 中国电子科技集团公司第五十八研究所

发明人： 邹家轩 ,  魏敬和 ,  于宗光 ,  徐睿 ,  王栋 ,  桂江华

IPC分类号： G06F13/40

CPC分类号： G06F13/4063

摘要： 本发明提供了一种可编程高速接口输出数据输出装置。其包括数据缓存模块、数据输出控制模块、数据输出分配模块、数据输出模块、配置模块及状态记录模块。数据缓存模块将待输出的数据进行收集；数据输出分配模块通过读取数据缓存模块的异常工作状态并记录在状态记录模块中，进而由数据输出控制模块控制输出行为；数据输出控制模块接收配置模块的设置信息，数据输出分配模块通过设置信息完成对数据缓存模块中数据的分配；数据输出模块的多个并联的输出通道接收数据输出分配模块处理过的数据，同时在数据输出控制模块的控制下完成数据的外发。本发明不但提高了电路的灵活性和可扩展性，而且降低了制造成本。

公开(公告)号：CN115905103B

公开(公告)日：2024-05-28

申请号：CN202211532824.4

申请日：2022-12-01

申请人： 电子科技大学 ,  中国电子科技集团公司第五十八研究所

发明人： 黄乐天 ,  魏敬和 ,  桂江华 ,  何甜 ,  陈颖芃 ,  严丹丹 ,  张敬兴 ,  田兴成 ,  韩玉洁

IPC分类号： G06F15/173 ,  G06F13/40 ,  G06F13/16 ,  H04L49/109 ,  H04L45/12

摘要： 本发明公开了一种跨芯片互联系统及自适应路由方法，涉及多片网络领域，包括至少两个裸芯；每个裸芯包括若干个本地路由器、至少两个衔接路由器，每个衔接路由器至少挂载一个片间接口；不同裸芯的片间接口之间形成片间通道；同一裸芯中不同片间接口之间形成旁路通道；本地路由器与本地路由器之间、本地路由器与衔接路由器之间形成片内链路；衔接路由器与其挂载的片间接口之间形成衔接链路。本发明可以在某片间互连电路被禁用时利用片上网络内部资源和旁路通道重新规划待跨片传输正常数据包的路由路径。当跨芯片互连系统的某一片间互连电路处于校准或发生永久性故障时，本发明可以继续保证片上片间一体化网络的正常运行，提高系统的可靠性。

公开(公告)号：CN114679423B

公开(公告)日：2024-05-10

申请号：CN202210300619.9

申请日：2022-03-25

申请人： 中国电子科技集团公司第五十八研究所

发明人： 魏敬和 ,  黄乐天 ,  桂江华 ,  曹文旭 ,  顾林 ,  高营

IPC分类号： H04L49/109 ,  H04L49/25 ,  H04L45/18 ,  H04L47/10 ,  H04L47/62

摘要： 本发明提出了一种面向流控机制的无死锁可扩展高速互连裸芯架构。该架构旨在解决片上片间一体化网络在面临数据路由死锁、资源限制和跨时钟域片间传输等技术难题时缺少统一架构标准的问题。本发明所提出的互连裸芯架构总体上包括一个片上网络和两个扩展端口控制器，扩展端口控制器由旁路控制器、共享带宽的分配仲裁单元和同步控制器三部分组成，其中享带宽的分配仲裁单元是实现片间Virtual‑Cut‑Through流控机制的核心组件，在状态机的指导下工作运行。本发明较好地协调了2D封装面临的资源与性能的折衷关系、实现了基于Virtual‑Cut‑Through流控机制的无死锁多裸芯集成系统的模块化设计，且具有较好的可扩展性和设计灵活性。

公开(公告)号：CN111898328B

公开(公告)日：2022-08-02

申请号：CN202010680950.9

申请日：2020-07-15

申请人： 中国电子科技集团公司第五十八研究所

发明人： 侯庆庆 ,  桂江华 ,  李文学 ,  魏江杰 ,  杨楚玮 ,  杨露

IPC分类号： G06F30/33 ,  G06F117/08

摘要： 本发明公开一种基于FPGA的SoC原型验证系统，属于SoC芯片设计技术领域。所述基于FPGA的SoC原型验证系统包括FPGA、SPI模块、SCI模块、GMAC模块、CAN模块、AD9653模块、ADS5409模块、AD9779模块、JTAG接口、QTH接口、时钟模块和电源模块，利用FPGA作为SoC芯片验证的主要载体，模拟SoC芯片的实际运行,可满足SoC内嵌可重构算法单元验证的需求，AD9653/ADS5409采集的信号，经可重构算法单元处理后，由AD9779转换成模拟信号输出。用本系统对芯片进行软硬件的协同验证，增加验证的覆盖率，查找设计中是否存在缺陷，弥补了仿真验证速度问题，保证SoC设计的可靠性和正确性。