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公开(公告)号：CN105677594A
公开(公告)日：2016-06-15
申请号：CN201610034911.5
申请日：2016-01-20
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F13/16
摘要： 本发明涉及一种DDR3接口中的FPGA设备的复位、读写校准方法及设备。一种DDR3接口中的FPGA设备，通过FPGA设备作为DDR3系统中的DDR3 memory一侧，FPGA根据DDR3控制器的复位、写校准、读校准命令，完成DDR3读写操作前的初始化，包括锁相环模块、命令译码模块、地址转换模块、数据处理模块、数据存储模块。本发明扩展了FPGA功能，将FPGA作为DDR3系统的DDR memory一侧，实现了DDR3控制器的复位、读写校准的功能；并且，通过本发明记载的FPGA的实现方案，保证了FPGA和DDR3控制器之间的正确通信。
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公开(公告)号：CN106547716B
公开(公告)日：2019-06-14
申请号：CN201610965472.X
申请日：2016-11-01
申请人： 中国人民解放军国防科学技术大学
摘要： 本发明涉及一种面向低管脚数的扩展总线配置系统及方法。系统包括：一个主机设备、一个EPLD器件、一个NOR Flash存储单元及一个FPGA器件，方法，包括初始化操作、写操作、读操作和配置操作。主机与EPLD器件通信总线不再为固定的总线宽度，可以根据实际的硬件资源进行配置，总线传输写操作和读操作相比I2C总线和LPC总线协议进行了简化，增大了数据传输速度，有效地减少了配置时间。
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公开(公告)号：CN107038040A
公开(公告)日：2017-08-11
申请号：CN201610967638.1
申请日：2016-11-01
申请人： 中国人民解放军国防科学技术大学
摘要： 本发明涉及基于PCIE的FPGA更新系统及更新方法。所述系统包括：一个CPU器件、一个EPLD器件、一个NOR Flash存储单元、一个FPGA器件及一个JTAG下载接口；所述更新方法包括写操作、读操作和配置操作；CPU器件采用了PCIE进行通信，数据传输速度极快，且配置FPGA由EPLD器件完成，不再依靠CPU启动，能够有效的提高FPGA加载速度。该方法支持远程配置，当规模较大或者设备部署距离比较远时，能够有效的提高工作效率，节省人力成本。
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公开(公告)号：CN106547716A
公开(公告)日：2017-03-29
申请号：CN201610965472.X
申请日：2016-11-01
申请人： 中国人民解放军国防科学技术大学
CPC分类号： G06F13/4204 , G06F13/4068
摘要： 本发明涉及一种面向低管脚数的扩展总线配置系统及方法。系统包括：一个主机设备、一个EPLD器件、一个NOR Flash存储单元及一个FPGA器件，方法，包括初始化操作、写操作、读操作和配置操作。主机与EPLD器件通信总线不再为固定的总线宽度，可以根据实际的硬件资源进行配置，总线传输写操作和读操作相比I2C总线和LPC总线协议进行了简化，增大了数据传输速度，有效地减少了配置时间。
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公开(公告)号：CN105677594B
公开(公告)日：2018-08-10
申请号：CN201610034911.5
申请日：2016-01-20
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F13/16
摘要： 本发明涉及一种DDR3接口中的FPGA设备的复位、读写校准方法及设备。一种DDR3接口中的FPGA设备，通过FPGA设备作为DDR3系统中的DDR3 memory一侧，FPGA根据DDR3控制器的复位、写校准、读校准命令，完成DDR3读写操作前的初始化，包括锁相环模块、命令译码模块、地址转换模块、数据处理模块、数据存储模块。本发明扩展了FPGA功能，将FPGA作为DDR3系统的DDR memory一侧，实现了DDR3控制器的复位、读写校准的功能；并且，通过本发明记载的FPGA的实现方案，保证了FPGA和DDR3控制器之间的正确通信。
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