公开(公告)号：CN118672660A

公开(公告)日：2024-09-20

申请号：CN202410780245.4

申请日：2024-06-18

Applicant: 东南大学

Inventor： 崔峣 ,  管磊 ,  杨全胜

IPC: G06F9/38 ,  G06F9/30 ,  G06F12/0877

Abstract: 本发明提出一种基于RISC‑V指令集的向量访存优化系统，旨在提升深度学习和大模型应用中的访存性能。通过设计数据预取器和缓存(Cache)调度器，实现对向量访存指令的优化。具体包括：设计连续地址预取器、跨步地址预取器和间接地址预取器，提前加载数据以减少处理器等待时间；设计Cache地址映射规则和基于预测的Cache替换策略，优化向量数据的空间占用和长期占用问题。

公开(公告)号：CN118409800A

公开(公告)日：2024-07-30

申请号：CN202410631273.X

申请日：2024-05-21

Applicant: 东南大学

Inventor： 崔峣 ,  管磊 ,  杨全胜

IPC: G06F9/38 ,  G06F9/50

Abstract: 本发明公开了一种双发射乱序RISC‑V处理器后端，主要包括重命名及分配、仲裁及唤醒、读寄存器、发射、写结果和提交共六级流水。该CPU能够实现RV64IM指令集以及RISC‑V特权指令级。CPU的显著特点是针对相关联的指令可以实现流水线唤醒执行，具有较高的IPC；年龄矩阵方式仲裁最老并且操作数就绪的指令，可以确保当前老指令最先调度；写队列顺序，读队列乱序的访存指令执行方式，在错误时采用局部恢复的方法，解决存储器数据冒险问题；乘法器采用基16的Booth‑Wallace算法，除法器采用SRT算法，尽可能降低周期数。该CPU具有高速、低功耗和可扩展的特点，可以添加新指令级执行模块，在面向高性能的领域具有广泛应用。