公开(公告)号：CN118984590A

公开(公告)日：2024-11-19

申请号：CN202411072630.X

申请日：2024-08-06

申请人： 上海集成电路制造创新中心有限公司

发明人： 丁荣正 ,  朱小娜 ,  罗夕琼 ,  陈鲲

IPC分类号： H10B10/00 ,  H01L27/092

摘要： 本发明公开了一种SRAM结构，包括：设于衬底表面上的SRAM位单元；所述SRAM位单元设有作为上拉晶体管的第一晶体管和第二晶体管，作为下拉晶体管的第三晶体管和第四晶体管，以及作为传输门晶体管的第五晶体管和第六晶体管；所述第五晶体管和所述第六晶体管设于所述衬底的表面上；所述第一晶体管和所述第三晶体管垂直堆叠于所述衬底的表面上，并形成第一互补场效应晶体管；所述第二晶体管和所述第四晶体管垂直堆叠于所述衬底的表面上，并形成第二互补场效应晶体管。本发明通过形成创新的CFET SRAM结构，能大幅度减少器件所占的总面积，明显提升电路的集成度。

公开(公告)号：CN115101475A

公开(公告)日：2022-09-23

申请号：CN202210680809.8

申请日：2022-06-16

申请人： 复旦大学 ,  上海集成电路制造创新中心有限公司

发明人： 陈鲲 ,  杨静雯 ,  徐敏 ,  王晨 ,  张卫 ,  徐赛生 ,  吴春蕾

IPC分类号： H01L21/8234 ,  H01L21/336 ,  H01L21/306 ,  H01L27/088 ,  H01L29/78

摘要： 本发明提供了一种牺牲层选区刻蚀方法，该方法包括：提供一衬底；在衬底上形成沿第一方向排列的若干鳍结构；每个鳍结构均包括形成于衬底上的间隔堆叠的牺牲层和沟道层；在每个鳍结构上形成沿第二方向排列的若干假栅堆叠件，且每个假栅堆叠件横跨对应的鳍结构；假栅堆叠件包括假栅和沿第二方向形成于假栅的两侧的内隔离层；对待刻蚀区域的鳍结构进行离子注入以形成改性的掺杂区域，使得掺杂区域的刻蚀速率比非掺杂区域的刻蚀速率快；对每个鳍结构的牺牲层进行刻蚀，以去除所述掺杂区域的牺牲层，且保持非掺杂区域的牺牲层的完整。本发明提供的技术方案，避免了未掺杂区域的牺牲层的横向损失，保证了其完整性，实现了器件性能的进一步提高。

公开(公告)号：CN114937700A

公开(公告)日：2022-08-23

申请号：CN202210682323.8

申请日：2022-06-16

申请人： 上海集成电路制造创新中心有限公司 ,  复旦大学

发明人： 陈鲲 ,  杨静雯 ,  徐敏 ,  王晨 ,  张卫 ,  徐赛生 ,  吴春蕾

IPC分类号： H01L29/78 ,  H01L29/10 ,  H01L27/092 ,  H01L21/336 ,  H01L21/8238

摘要： 本发明提供了一种半导体器件的沟道结构，包括：第一沟道区以及第二沟道区，所述第一沟道区与所述第二沟道区均形成于所述GAA器件的源区和漏区之间；所述第一沟道区形成于衬底的第一区域上；所述第二沟道区形成于所述衬底的第二区域上；所述第一沟道区包括：沿远离所述衬底方向上依次形成的第一沟道层以及若干第二沟道层，各第二沟道层之间以及所述若干第二沟道层与所述第一沟道层之间均不接触；所述第二沟道区包括：形成于所述衬底上的所述第一沟道层。解决了如何利用简洁的工艺制作半导体器件的沟道结构的问题，实现了工艺的简化以及减小器件缺陷的效果。

公开(公告)号：CN112908853B

公开(公告)日：2022-08-16

申请号：CN202110114036.2

申请日：2021-01-27

申请人： 复旦大学 ,  上海集成电路制造创新中心有限公司

发明人： 张卫 ,  徐敏 ,  陈鲲 ,  杨静雯 ,  徐赛生 ,  王晨 ,  吴春蕾 ,  尹睿

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/08

摘要： 本发明提供了一种GAA晶体管及其制备方法、电子设备，其中的制备方法，包括：提供一衬底；在所述衬底上形成外延层，所述外延层包括交替层叠的牺牲层与硅层，其中，所述外延层中与所述衬底相接触的一层为底层牺牲层；刻蚀所述衬底与所述外延层，以形成鳍片；刻蚀所述鳍片中剩余的外延层，以在鳍片的第一侧与第二侧刻蚀出源极区域与漏极区域，其中，刻蚀的最终终点低于所述剩余的外延层中底层牺牲层的最高处，且不低于衬底与底层牺牲层的连接处；鳍片的第一侧与第二侧为鳍片一对相对的两侧；在所述源极区域制作源极，在所述漏极区域制作漏极。

公开(公告)号：CN113284806A

公开(公告)日：2021-08-20

申请号：CN202110538164.X

申请日：2021-05-18

申请人： 复旦大学 ,  上海集成电路制造创新中心有限公司

发明人： 刘桃 ,  徐敏 ,  张卫 ,  汪大伟 ,  王晨 ,  陈鲲 ,  杨静雯 ,  孙新 ,  潘哲成 ,  吴春蕾 ,  徐赛生 ,  尹睿

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/08

摘要： 本发明提供了一种环栅器件及其源漏制备方法、器件制备方法、电子设备，其中，环栅器件的源漏制备方法，包括：在基底上形成鳍片，以及横跨所述鳍片的伪栅极单元，所述鳍片包括交替层叠的预备沟道层与预备牺牲层；所述伪栅极单元的数量为多个，多个所述伪栅极单元沿所述预备沟道层的沟道方向依次分布；刻蚀掉相邻两个伪栅极单元之间的预备牺牲层部分；对相邻两个伪栅极单元之间的预备沟道层部分进行刻蚀减薄，并保留部分沟道层材料作为种子层；基于所述种子层，外延源漏的锗硅体层，并在所述锗硅体层形成源极与漏极。

公开(公告)号：CN114914159B

公开(公告)日：2024-05-28

申请号：CN202210680810.0

申请日：2022-06-16

申请人： 上海集成电路制造创新中心有限公司 ,  复旦大学

发明人： 陈鲲 ,  杨静雯 ,  徐敏 ,  王晨 ,  张卫 ,  徐赛生 ,  吴春蕾

IPC分类号： H01L21/336 ,  H01L21/8234 ,  H01L29/78

摘要： 本发明提供了一种GAA晶体管制备方法，包括：在衬底上形成沿第一方向排列的若干鳍结构；在每个鳍结构上形成沿第二方向排列的若干假栅，且每个假栅横跨对应的所述鳍结构；对鳍结构进行离子注入以形成掺杂区域；形成内隔离层；刻蚀鳍结构形成源漏空腔；在源漏空腔中形成源区和/或漏区；形成层间介质层；去除所述假栅，形成假栅空腔；刻蚀未掺杂区域的所述牺牲层以释放沟道层，形成沟道空腔；对剩余的掺杂区域的牺牲层进行氧化，以形成侧墙；形成电介质层和金属栅层；沉积刻蚀阻挡层并形成器件接触。本技术方案不仅克服了必须在释放沟道层之前制作侧墙的工序限制，还解决了侧墙形貌不可控的问题，实现了制作较理想的侧墙的形貌的效果。

公开(公告)号：CN115064442A

公开(公告)日：2022-09-16

申请号：CN202210582245.4

申请日：2022-05-26

申请人： 复旦大学 ,  上海集成电路制造创新中心有限公司

发明人： 杨静雯 ,  陈鲲 ,  刘桃 ,  汪大伟 ,  孙新 ,  黄自强 ,  潘哲成 ,  徐敏 ,  张卫 ,  吴春蕾 ,  王晨 ,  徐赛生

IPC分类号： H01L21/336 ,  H01L29/06 ,  H01L29/78

摘要： 本发明提供了一种FinFET底部介质隔离的制备方法，用于对鳍式场效应晶体管的衬底与鳍片之间进行隔离，以此抑制和消除sub‑Fin体泄漏电流以及寄生电容。该方法包括：S1：提供一衬底，并在衬底上形成鳍片；S2：在所述鳍片上淀积第一掩模层，所述第一掩模层包裹所述鳍片的顶面和侧面；S3：以所述第一掩模层为掩模，对所述衬底进行刻蚀，以在所述鳍片下方的衬底中形成一目标区域；S4：对所述目标区域进行热氧化处理，使得所述目标区域以及目标区域下方的部分衬底形成氧化隔离层。

公开(公告)号：CN115064434A

公开(公告)日：2022-09-16

申请号：CN202210514436.7

申请日：2022-05-12

申请人： 复旦大学 ,  上海集成电路制造创新中心有限公司

发明人： 孙新 ,  刘桃 ,  陈鲲 ,  汪大伟

IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L29/423 ,  H01L29/78

摘要： 本发明提供了一种改善内侧墙刻蚀形貌的方法，该方法包括：提供一待刻蚀对象；所述待刻蚀对象包括衬底和沟道区；所述沟道区位于所述衬底上；所述沟道区包括：间隔堆叠的沟道层和牺牲层；对第一区域进行掺杂以形成掺杂区域；所述第一区域位于所述沟道区；对所述掺杂区域的所述牺牲层进行刻蚀形成内墙空腔；在所述内墙空腔中填充电介质材料以形成内侧墙。以解决传统工艺成的内侧墙的形貌与原设计的内侧墙的形貌不一致的问题。

公开(公告)号：CN115020407A

公开(公告)日：2022-09-06

申请号：CN202210751556.9

申请日：2022-06-29

申请人： 上海集成电路制造创新中心有限公司 ,  复旦大学

发明人： 陈鲲 ,  杨静雯 ,  徐敏 ,  王晨 ,  张卫 ,  徐赛生 ,  吴春蕾

IPC分类号： H01L27/092 ,  H01L29/78 ,  H01L21/8238 ,  H01L21/336

摘要： 本发明提供了一种用于GAA器件的沟道结构，包括：衬底；形成于所述衬底上的第一区域的第一应力结构层；以及沟道叠层；所述沟道叠层形成于所述第一应力结构层和所述衬底的第二区域上；其中，所述第一区域为用于形成NMOS器件的区域，所述第二区域为用于形成PMOS器件的区域；所述第一应力结构层用于提供第一区域的所述沟道叠层所需的应力。解决了NMOS器件的区域的源区和漏区难以提供沟道叠层所需的高应力的问题，实现了NMOS器件的区域的应力提供的成功率提高的效果。

公开(公告)号：CN114914159A

公开(公告)日：2022-08-16

申请号：CN202210680810.0

申请日：2022-06-16

申请人： 上海集成电路制造创新中心有限公司 ,  复旦大学

发明人： 陈鲲 ,  杨静雯 ,  徐敏 ,  王晨 ,  张卫 ,  徐赛生 ,  吴春蕾

IPC分类号： H01L21/336 ,  H01L21/8234 ,  H01L29/78

摘要： 本发明提供了一种GAA晶体管制备方法，包括：在衬底上形成沿第一方向排列的若干鳍结构；在每个鳍结构上形成沿第二方向排列的若干假栅，且每个假栅横跨对应的所述鳍结构；对鳍结构进行离子注入以形成掺杂区域；形成内隔离层；刻蚀鳍结构形成源漏空腔；在源漏空腔中形成源区和/或漏区；形成层间介质层；去除所述假栅，形成假栅空腔；刻蚀未掺杂区域的所述牺牲层以释放沟道层，形成沟道空腔；对剩余的掺杂区域的牺牲层进行氧化，以形成侧墙；形成电介质层和金属栅层；沉积刻蚀阻挡层并形成器件接触。本技术方案不仅克服了必须在释放沟道层之前制作侧墙的工序限制，还解决了侧墙形貌不可控的问题，实现了制作较理想的侧墙的形貌的效果。