公开(公告)号：CN114911452A

公开(公告)日：2022-08-16

申请号：CN202210122092.5

申请日：2022-02-09

Applicant: 三星电子株式会社

Inventor： 徐在禹 ,  郑珉在 ,  金容德 ,  梁箕容 ,  全应彻 ,  金昌泛 ,  裵武奎

IPC: G06F7/502 ,  G06F7/503 ,  G06F30/392 ,  G06F30/394 ,  H01L27/02 ,  H01L27/092

Abstract: 一种多高度加法器单元，被配置为接收第一输入信号、第二输入信号以及进位输入信号并且输出和输出信号以及进位输出信号，该多高度加法器单元包括：多个电路区域，包括对其施加第一输入信号的多个第一栅极线以及对其施加第二输入信号的多个第二栅极线，其中，第一电路区域和第二电路区域中的至少一个布置在第一行中，第三电路区域和第四电路区域中的至少一个布置在与第一行平行的第二行中，以及布置在第一行中的电路区域的第一栅极线与布置在第二行中的电路区域的第一栅极线对齐。

公开(公告)号：CN115831957A

公开(公告)日：2023-03-21

申请号：CN202211131464.7

申请日：2022-09-15

Applicant: 三星电子株式会社

Inventor： 金佑奎 ,  金昌泛 ,  柳泰俊 ,  李承珉

IPC: H01L27/02

Abstract: 提供了一种标准单元和包括其的集成电路。该标准单元提供在第一行和第二行中。该标准单元包括：第一电路区，提供在第一行中并包括多个第一晶体管；第二电路区，提供在第二行中并包括多个第二晶体管；第一输入引脚，提供在第一电路区中并被配置为接收第一输入信号；以及第二输入引脚，提供在第二电路区中并被配置为接收第二输入信号。第一输入信号输入到所述多个第一晶体管中的每个的栅极端子，第二输入信号输入到所述多个第二晶体管中的每个的栅极端子。第一电路区关于第二水平方向对称，第二电路区关于第二水平方向对称。

公开(公告)号：CN117895941A

公开(公告)日：2024-04-16

申请号：CN202311255611.6

申请日：2023-09-26

Applicant: 三星电子株式会社

Inventor： 李达熙 ,  姜秉坤 ,  金佑奎 ,  金昌泛 ,  朴珉廷 ,  柳泰俊

IPC: H03K19/20 ,  G06F30/32

Abstract: 一种集成电路，包括一系列行中的多个单元，其中，多个单元中的第一单元包括：多个逻辑电路，多个逻辑电路中的每个逻辑电路被配置为根据输入比特信号独立地生成输出比特信号；第一输入引脚组，包括共同连接到多个逻辑电路的至少一个输入引脚；第二输入引脚组，包括共同连接到多个逻辑电路中的两个或更多个逻辑电路的至少一个输入引脚；以及第三输入引脚组，包括分别排他性地连接到多个逻辑电路中的至少一个逻辑电路的至少一个输入引脚。

公开(公告)号：CN113839650A

公开(公告)日：2021-12-24

申请号：CN202110697595.0

申请日：2021-06-23

Applicant: 三星电子株式会社

Inventor： 姜秉坤 ,  金昌泛 ,  李达熙 ,  金佑奎

IPC: H03K3/3565

Abstract: 提供了触发器。该触发器包括主锁存器和从锁存器。主锁存器包括延迟电路，该延迟电路被配置为接收时钟信号并生成第一内部信号，并且被配置为通过基于第一内部信号锁存数据信号来生成内部输出信号。从锁存器被配置为通过锁存内部输出信号来生成最终信号。延迟电路还被配置为当时钟信号具有第一逻辑电平时，通过将时钟信号延迟延迟时间来生成第一内部信号，并且当时钟信号具有第二逻辑电平时，基于数据信号生成第一内部信号。