公开(公告)号：CN119697988A

公开(公告)日：2025-03-25

申请号：CN202411141690.2

申请日：2024-08-20

Applicant: 三星电子株式会社

Inventor： 吴世兰 ,  姜允皓 ,  金旻湜 ,  金延昱 ,  李炳训 ,  李将银

IPC: H10B12/00

Abstract: 一种半导体器件可以包括：衬底，包括由第一器件隔离层限定的第一有源区；位线接触，布置在衬底的第一有源区上；以及位线，在衬底上沿第一方向延伸。位线包括：下导电层，布置在衬底上以及在位线接触的侧壁上；以及金属线堆叠，布置在下导电层上。金属线堆叠包括：第一导电层，布置在下导电层和位线接触上并且包括第一金属材料；第一中间层，布置在第一导电层上并且包括石墨烯；以及第二导电层，布置在第一中间层上并且包括第一金属材料。

公开(公告)号：CN116113235A

公开(公告)日：2023-05-12

申请号：CN202211400479.9

申请日：2022-11-09

Applicant: 三星电子株式会社

Inventor： 李将银 ,  李民主 ,  李恩英 ,  金旻湜

IPC: H10B12/00

Abstract: 根据本发明构思的集成电路器件可以包括嵌入在基板中的多个栅极结构、在所述多个栅极结构之间在基板上的直接接触、以及在直接接触上的位线电极层。位线电极层具有约10nm至30nm的厚度。位线电极层可以包括钼钨(MoW)合金，该MoW合金包括约25at％到约75at％的范围内的钼(Mo)。