公开(公告)号：CN110858586A

公开(公告)日：2020-03-03

申请号：CN201910241680.9

申请日：2019-03-27

Applicant: 三星电子株式会社

Inventor： 金亨民 ,  姜东勋 ,  宋明俊

IPC: H01L25/18 ,  G01R31/26

Abstract: 半导体器件包括：至少两个管芯，堆叠在底层的缓冲管芯上并且电耦合到底层的缓冲管芯，缓冲管芯包括位于其中的延迟控制电路。延迟控制电路被配置为：在测试模式操作期间，(i)接收并选择性地延迟用于测试至少两个管芯的测试输入，并且(ii)将测试输入和测试输入的延迟版本分别传送到至少两个管芯中的第一管芯和至少两个管芯中的第二管芯。至少两个管芯可以包括缓冲管芯上的N(N＞2)个管芯的竖直堆叠，并且延迟控制电路可以包括位于其中的定时控制电路，定时控制电路被配置为以分级方式向N个管芯中的每个管芯提供测试输入，使得使用测试输入的在N个管芯中的每个管芯内的相应测试模式的开始时间相对于彼此不同步。

公开(公告)号：CN1744230A

公开(公告)日：2006-03-08

申请号：CN200510084910.3

申请日：2005-07-25

Applicant: 三星电子株式会社

Inventor： 姜相喆 ,  金亨民

IPC: G11C11/409 ,  G11C7/00 ,  G11C29/00

CPC classification number: G11C29/808 ,  G11C29/806

Abstract: 半导体存储设备包括其中具有多个多列存储块的存储阵列和多列冗余存储块。提供了冗余列选择单元，其被配置成响应于列地址将从多列冗余存储块读取的数据路由到冗余数据线。还提供了数据输入/输出单元。数据输入/输出单元连接到冗余数据线和与存储阵列中有缺陷的列相关联的数据线。数据输入/输出单元被配置成通过将从多列冗余存储阵列中所选择的冗余列读取的第一数据路由到输入/输出总线同时阻止从有缺陷的列读取的数据被传送到输入/输出总线来对从存储阵列中的有缺陷的列读取第一数据的指令做出响应。