公开(公告)号：CN115440579A

公开(公告)日：2022-12-06

申请号：CN202210228122.0

申请日：2022-03-07

Applicant: 三星电子株式会社

Inventor： 金佐燮 ,  甄东敏 ,  朴荷颜 ,  曹永善 ,  许昌铉

IPC: H01L21/304 ,  H01L27/11524

Abstract: 本公开的半导体器件包括：外围电路结构，包括外围晶体管；半导体层，在外围电路结构上；源极结构，在半导体层上；栅极堆叠结构，在源极结构上，该栅极堆叠结构包括字线、栅极上线和阶梯结构；存储器沟道结构和虚设沟道结构，延伸穿过栅极堆叠结构；切割结构，延伸穿过栅极上线；以及位线，与存储器沟道结构重叠。切割结构包括窄部和比窄部更靠近阶梯结构的宽部。窄部的宽度小于宽部的宽度。

公开(公告)号：CN115472618A

公开(公告)日：2022-12-13

申请号：CN202210664538.7

申请日：2022-06-13

Applicant: 三星电子株式会社

Inventor： 金佐燮 ,  甄东敏 ,  金伸泳 ,  朴海英 ,  曹永善 ,  许昌铉

IPC: H01L27/11548 ,  H01L27/11556 ,  H01L27/11524 ,  H01L27/11519 ,  H01L27/11529

Abstract: 一种半导体装置包括：存储器单元区域，其定位在基板上并且包括真实存储器单元区域和伪存储器单元区域；以及连接区域，其在存储器单元区域中在平行于基板的表面的第一方向上延伸。伪存储器单元区域包括彼此间隔开的多个伪垂直沟道结构。所述多个伪垂直沟道结构中的每一个包括在穿透堆叠结构的同时与基板接触的垂直沟道图案，堆叠结构包括在垂直于基板的表面的第三方向上重复堆叠的多个绝缘层和多个栅电极。保护图案被设置为围绕所述多个伪垂直沟道结构中的至少一个的垂直沟道图案。