公开(公告)号：CN111081299A

公开(公告)日：2020-04-28

申请号：CN201910572730.1

申请日：2019-06-28

Applicant: 三星电子株式会社

Inventor： 李润烈 ,  朴钟哲 ,  李瑟妃 ,  林敬燮

IPC: G11C16/04 ,  G11C16/30 ,  G11C16/08 ,  G11C16/10 ,  G11C16/26

Abstract: 一种非易失性存储器器件，包括：第一存储器堆叠，包括彼此垂直堆叠的第一存储器单元；第二存储器堆叠，包括彼此垂直堆叠的存储器单元；以及控制逻辑，被配置为基于在第一存储器操作中施加到第一存储器堆叠中的第一存储器单元中的一个的第一电压，设置施加用于第二存储器堆叠中的第二存储器单元之一的第二存储器操作的第二电压的电压电平。第二存储器堆叠垂直堆叠在第一存储器堆叠上。使用第一电压确定第一存储器单元中的一个的单元特性。

公开(公告)号：CN111145814A

公开(公告)日：2020-05-12

申请号：CN201911075604.1

申请日：2019-11-06

Applicant: 三星电子株式会社

Inventor： 李瑟妃 ,  郭东勋 ,  朴钟哲

IPC: G11C16/08 ,  G11C16/24 ,  G11C16/34

Abstract: 提供了一种非易失性存储器装置和非易失性存储器系统。所述非易失性存储器装置包括：字线；位线；存储器单元阵列，其包括位于所述字线和所述位线之间的交叉区域处的第一存储器单元；字线电压产生电路，其被配置为产生编程电压，所述编程电压被提供给所述字线；行解码器电路，其被配置为从所述字线电压产生电路接收所述编程电压，并被配置为向所述字线提供所述编程电压；验证电路，其被配置为响应于验证对所述第一存储器单元的编程的成功或失败而产生验证信号；以及控制电路，其被配置为响应于所述验证信号将所述编程电压施加到所述第一存储器单元，并且被配置为响应于所述验证信号中断所述编程电压。

公开(公告)号：CN119629994A

公开(公告)日：2025-03-14

申请号：CN202411268622.2

申请日：2024-09-11

Applicant: 三星电子株式会社

Inventor： 安钟善 ,  金贤珠 ,  沈载煌 ,  李瑟妃

IPC: H10B41/27 ,  H10B41/30 ,  H10B41/40 ,  H10B43/27 ,  H10B43/30 ,  H10B43/40 ,  H01L23/528

Abstract: 一种半导体器件包括栅电极结构、存储器沟道结构和接触插塞。栅电极结构包括在垂直于基板的上表面的第一方向上在基板上顺序堆叠并彼此间隔开的栅电极。每个栅电极在基本上平行于基板的上表面的第二方向上延伸。存储器沟道结构延伸穿过栅电极结构。接触插塞部分地延伸穿过栅电极结构以接触栅电极当中的第一栅电极的上表面。接触插塞与第一栅电极上方的第二栅电极电绝缘。接触插塞的至少一部分具有在第一方向上从其顶部朝向底部以阶梯方式减小的宽度。

公开(公告)号：CN114300479A

公开(公告)日：2022-04-08

申请号：CN202111082495.3

申请日：2021-09-15

Applicant: 三星电子株式会社

Inventor： 赵源锡 ,  李瑟妃

IPC: H01L27/11582 ,  H01L27/11573 ,  H01L27/11556 ,  H01L27/11526

Abstract: 提供了一种半导体器件和一种包括其的数据存储系统。所述半导体器件包括：衬底；水平导电层，设置在所述衬底上；支撑层，设置在所述水平导电层上；堆叠结构，包括在垂直于所述支撑层的上表面的方向上彼此间隔开地堆叠的多个栅电极以及与所述多个栅电极交替地堆叠的多个层间绝缘层；沟道结构，穿过所述堆叠结构；分隔结构，穿过所述水平导电层、所述支撑层和所述堆叠结构并在第一方向上延伸；以及导电图案，设置在所述水平导电层与所述多个层间绝缘层中的最下面的层间绝缘层之间的水平高度上，并且从所述分隔结构的侧表面向所述分隔结构的外部突出。