公开(公告)号：CN118486353A

公开(公告)日：2024-08-13

申请号：CN202410110522.0

申请日：2024-01-25

Applicant: 三星电子株式会社

Inventor： 李泫怡 ,  金完东

IPC: G11C29/02 ,  G11C29/50 ,  G11C29/12 ,  G11C16/08 ,  G11C16/04

Abstract: 在一些实施例中，一种存储器件包括：存储单元阵列，包括多个存储块，该多个存储块包括多条字线；传输晶体管电路，包括耦接到多条字线的多个传输晶体管；行解码器，被配置为向多个传输晶体管的第一端子提供块选择电压，并向多个传输晶体管的第二端子提供驱动电压；电压发生器，被配置为生成块选择电压和驱动电压；以及控制电路，被配置为控制行解码器和电压发生器，对多个存储块中的目标存储块执行漏电检测操作，将目标存储块的多条第一检测字线设置为第一电压电平，并将目标存储块的多条第二检测字线设置为第二电压电平。

公开(公告)号：CN116246679A

公开(公告)日：2023-06-09

申请号：CN202211264055.4

申请日：2022-10-14

Applicant: 三星电子株式会社

Inventor： 李泫怡 ,  朴钟烈

IPC: G11C16/08 ,  G11C16/34

Abstract: 非易失性存储器件包括存储单元阵列、地址解码器、泄漏检测器和控制电路。存储单元阵列包括对应于不同位线的多个存储阵列片(MAT)。泄漏检测器在地址解码器中的感测节点处共同耦接到多个MAT。控制电路在N‑多MAT模式下对选自这些MAT的M个MAT执行第一泄漏检测操作以确定M个MAT的至少一部分字线的泄漏，响应于基于第一泄漏检测操作的结果检测到M个MAT的至少一部分字线的泄漏，禁止M个MAT中的至少一个MAT，并且对M个MAT中除了被禁止的MAT之外的至少一个目标MAT执行第二泄漏检测操作。