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公开(公告)号：CN114647598B
公开(公告)日：2024-08-30
申请号：CN202110104622.9
申请日：2021-01-26
申请人： 马来西亚瑞天芯私人有限公司
摘要： 本发明涉及一种知识产权模块(10)的时钟系统(100)，包括：锁相环块(3)，用于产生时钟输出；时钟相位对齐时钟(5)，其与主机接口连接以支持外围知识产权时钟域的拼接；其特征在于，可配置参考时钟，其包括可配置参考时钟树(2)和可配置参考时钟源(31)，用于将每个知识产权模块(10)的锁相环块(3)分组为单个同步时钟；子模块时钟组件(32)，用于运行与参考时钟不同的工作频率；全局时钟，其包括用于接收时钟输出的0°和90°相移时钟的时钟对，和用于占空比校正和周期间校正的180°和270°相移时钟的时钟对；可配置相位补偿先进先出(FIFO)(7)；该时钟系统支持拼接模块化外围知识产权模块，以形成宽外部存储器接口。
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公开(公告)号：CN117667474A
公开(公告)日：2024-03-08
申请号：CN202211255356.0
申请日：2022-10-13
申请人： 马来西亚瑞天芯私人有限公司
摘要： 本发明涉及一种调试目标区域或整个片上网络(NOC)(101)的方法，其中在捕获目标区域或整个NOC(101)的状态和卸载调试信息之前，触发所述目标区域或整个NOC进入冻结状态，最后再触发所述目标区域或整个NOC进入解冻状态，以允许恢复(resume)信息推进(forward progress)，使用现有的缓冲存储(buffer storage)，从而使用户在不需要大量额外存储的情况下进行调试并找出问题的根源。
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公开(公告)号：CN114691556B
公开(公告)日：2024-07-16
申请号：CN202110170188.4
申请日：2021-02-05
申请人： 马来西亚瑞天芯私人有限公司
摘要： 本发明涉及一种提供与外部存储设备连接的统一架构的通用物理层。该物理层包括用于将并行数据发送到外部存储设备的传输数据路径(100)和用于从外部存储设备接收串行数据的接收数据路径(200)。该通用物理层的特征在于用于屏蔽串行数据的选通的接收使能逻辑(300)，其中，该传输数据路径(100)和该接收数据路径(200)分别包括FIFO电路(4)、数据旋转器(2)和用于延迟调谐的可调延迟逻辑，以及用于多通道支持的按位纠偏(10)。此外，本发明还涉及一种与外部存储设备的连接方法。
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公开(公告)号：CN114978202B
公开(公告)日：2024-03-26
申请号：CN202110399699.3
申请日：2021-04-14
申请人： 马来西亚瑞天芯私人有限公司
发明人： 塞尔瓦库玛·西瓦拉杰 , 林舜杰 , 郑誌学 , 赵子健
摘要： 本发明涉及一种用于支持多模式串行化的I/O发送器电路(100)，包括串行器(103)。该串行器(103)包括：多个FI FO缓冲器(101)；多个触发器(102)；0度相移时钟和90度相移时钟；以及多路复用器；该多个触发器(102)包括第一锁存器、第二锁存器、第三触发器和第四触发器，用于保持数据准备就绪并将数据分级，以用于后续的多路复用；其中，列读指针从每个FI FO缓冲器(101)读取一位数据；根据0度相移时钟和90度相移时钟的频率，将数据采样到各个触发器(102)中；通过0度相移时钟和90度相移时钟经由多路复用器输出数据。
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公开(公告)号：CN116521586A
公开(公告)日：2023-08-01
申请号：CN202210552248.3
申请日：2022-05-20
申请人： 马来西亚瑞天芯私人有限公司
IPC分类号： G06F13/16 , G06F13/40 , G11C11/4093 , G06F1/04
摘要： 本发明涉及一种校准存储器接口的方法和装置，其中所述方法和装置能够周期性地重新调整接收使能信号(411)的布置，以使所述接收使能信号(411)处于相对于来自外部存储设备的DQS信号的最佳位置，以实现最大时序裕量，而不用理会电压或温度漂移和/或集成电路的工艺老化。
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公开(公告)号：CN115116503A
公开(公告)日：2022-09-27
申请号：CN202110727779.7
申请日：2021-06-29
申请人： 马来西亚瑞天芯私人有限公司
IPC分类号： G11C7/10 , G11C11/4072 , G11C11/4076 , G11C11/4093 , G11C11/4096
摘要： 本发明涉及一种用于处理存储器子系统中的判决反馈均衡器的非连续数据传输的装置和方法。该装置包括：多个传输结束检测触发器，配置成对读取数据使能信号进行采样；标志触发器；第一逻辑电路，配置成响应于传输结束检测触发器和标志触发器而产生加载使能信号；第二逻辑电路，配置成响应于传输结束检测触发器、标志触发器和读取数据使能信号而产生加载数据；多个先进先出缓冲器，配置成接收加载使能信号和加载数据并根据数据选通卸载加载数据作为传输结束指示符；以及多个旁路触发器，配置成响应于传输结束指示符而产生旁路信号。此外，旁路信号和传输结束指示符判决空闲数据或触发器数据作为输出数据。此外，输出数据与判决反馈均衡器中的系数相乘。
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公开(公告)号：CN114690825B
公开(公告)日：2024-01-30
申请号：CN202110436711.3
申请日：2021-04-22
申请人： 马来西亚瑞天芯私人有限公司
发明人： 黄弘进
IPC分类号： G05F1/56
摘要： 本发明涉及一种用于保护内部电路的电压钳位电路，该电压钳位电路包括：输入装置，用于接收输入电压Vin；p沟道钳位晶体管，用于防止输入电压下降至低于p沟道偏置电压VbiasP；n沟道钳位晶体管，用于防止输入电压上升至高于n沟道偏置电压VbiasN；以及多个输出装置，用于提供输出电压。该电压钳位电路包括p沟道偏置电路，用于提供动态生成的p沟道偏置电压，以导通p沟道钳位晶体管；和n沟道偏置电路，用于提供动态生成的n沟道偏置电压，以导通n沟道钳位晶体管。该电压钳位电路还包括p沟道保持晶体管和n沟道保持晶体管，用于在p沟道钳位晶体管和n沟道钳位晶体管开始关断时保持输出电压。此外，本发明涉及一种电压钳位电路的操作方法。
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公开(公告)号：CN116028396A
公开(公告)日：2023-04-28
申请号：CN202210089363.1
申请日：2022-01-25
申请人： 马来西亚瑞天芯私人有限公司
发明人： 郑誌学 , 王育颖 , 廖永利 , 穆罕默德·艾迪尔·本·贾兹米
IPC分类号： G06F13/16
摘要： 本发明涉及一种用于存储设备的内存控制器系统，该内存控制器系统包括链表控制器、用于存储读取命令或写入命令的多个命令缓冲区和用于发出命令的仲裁器。每个命令缓冲区包含由链表控制器设置的变量。链表控制器配置为不依赖逻辑命令缓冲区序列的顺序执行命令。每个命令缓冲区用于支持具有最大数目的写入命令的读取命令。链表控制器用于合并去往相同地址的多个写入命令，如果写入和读取命令去往相同的地址，则链表控制器从写入命令中提取读取命令，被提取的读取命令将被加载至单独的命令缓冲区中。包含在每个命令缓冲区中的变量指示命令缓冲区的状态和依赖性以创建形成命令序列的链路。本发明还公开了一种为存储设备预先调度内存事务的方法。
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公开(公告)号：CN114978202A
公开(公告)日：2022-08-30
申请号：CN202110399699.3
申请日：2021-04-14
申请人： 马来西亚瑞天芯私人有限公司
发明人： 塞尔瓦库玛·西瓦拉杰 , 林舜杰 , 郑誌学 , 赵子健
摘要： 本发明涉及一种用于支持多模式串行化的I/O发送器电路(100)，包括串行器(103)。该串行器(103)包括：多个FI FO缓冲器(101)；多个触发器(102)；0度相移时钟和90度相移时钟；以及多路复用器；该多个触发器(102)包括第一锁存器、第二锁存器、第三触发器和第四触发器，用于保持数据准备就绪并将数据分级，以用于后续的多路复用；其中，列读指针从每个FI FO缓冲器(101)读取一位数据；根据0度相移时钟和90度相移时钟的频率，将数据采样到各个触发器(102)中；通过0度相移时钟和90度相移时钟经由多路复用器输出数据。
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公开(公告)号：CN114647598A
公开(公告)日：2022-06-21
申请号：CN202110104622.9
申请日：2021-01-26
申请人： 马来西亚瑞天芯私人有限公司
摘要： 本发明涉及一种知识产权模块(10)的时钟系统(100)，包括：锁相环块(3)，用于产生时钟输出；时钟相位对齐时钟(5)，其与主机接口连接以支持外围知识产权时钟域的拼接；其特征在于，可配置参考时钟，其包括可配置参考时钟树(2)和可配置参考时钟源(31)，用于将每个知识产权模块(10)的锁相环块(3)分组为单个同步时钟；子模块时钟组件(32)，用于运行与参考时钟不同的工作频率；全局时钟，其包括用于接收时钟输出的0°和90°相移时钟的时钟对，和用于占空比校正和周期间校正的180°和270°相移时钟的时钟对；可配置相位补偿先进先出(FIFO)(7)；该时钟系统支持拼接模块化外围知识产权模块，以形成宽外部存储器接口。
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